Устройство для вычисления функции арктангенса

+ао агсерх можо р 18 нала записать в бло азрядов адреса шщ В качестве величина х . Вь т Зп разрядов. азрядов составна нем формируе ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(56) Авторское с9 983709, кл. САвторское свУ 1297041, кл. С УСТРОЙСТВО ДЛЯ ВЫЧИАРКТАНГЕНСА Изобретение относится к вычислительной технике и может быть исполь, зовано для построения аппаратных под программ в универсальных и специализированных системах.Целью изобретения является повыше ние точности.На чертеже представлена блок-схем ,предлагаемого устройства.Устройство содержит вход 1 аргумента, регистр 2 аргумента, коммутатор 3, блок 4 памяти, триггер 5, ум" : ножители 6 и 7, группы тристабильных формирователей 8. - 11, коммутатор 12, сумматор 13, выход 14, блок 15 синхронизации. Последний содержит счетчик 16, элемент И 17, тригге формирователь 19 управляющих сиг и вход 20 тактовой частоты.Устройство работает в соответствии с алгоритмом х +а тсСрх=агсд- в -атссрх +асс 1-х а 0 о(57) Изобретени тельной технике зовано при прое ных и спецпализ изобретения явл ности, которое в устройство, с гумента, два ко ти, сумматор и четырех групп т .вателей, двух у Точность повыша зования иного 1 ил. е относится к вычислии может быть исполь ктировании универсальированныхЭВМ, Целью яется повышение точдостигается введением одержащее регистр арммутатора, блок памяблок синхронизации, ристабильных формиромножителей и триггера, ется за счет испольалгОритма вычисления. Аналогично для величины Величины1+хг 1+х 2а орассчитать заранееке 4.памяти. Числоблока 4 памяти равнадреса используетсяходкое слово содержиПервая группа из иляет первый выход нся величина агсСрхс, вторан 1 руппа тоже содержит и разрядов и нл этом Выходе формируется величина , -на1+х.О третьем выходе считывается величина хе1+хЙа вход умножителя 6 с второго выХода коммутатора поступает величи. на Ьх. При этом информация на этом10 выходе формируется следующим образом, Общее число разрядов равно и. Первые старшие ш разрядов обнулены. Следующие ш:разрядов подключаются коммута тором ко второй группе выходов регистра и последние (иш) разрядов подключаются к третьей группе выходов регистра. Третий выход коммутатора полностью аналогичен второму и формирует однотипную информаюрво. Необходимость в двух каналах передачи связана с необходимостью развязки входов умножителей 6 и 7 при передаче информации с выходов умножителей на вход. В первом такте на выходе формирователя 19 управляющих сигналов блока 15 формируется. сигнал С и осуществляется запись аргумента х в регистр 2. Одновременно на управляющие входы коммутатора 3 подаются сигналы А,А (1,0).30 При этом на первый вход подается х, а на второй и третий входы величина Дх аналогично описанному.Во втором такте формируются сигналы С, С, С, Св (А =О). По перед нему фронту сигналов С ; С в схемы умножения записывается следующая ин"1 формация: в умножитель 6 ("-, и Дх),о 40 В умножитель 7 ( и 6 х) и тоде1+х 2После снятия сигналов С З и Сз. на выходе умножителей появляется. результат умножения, а сигнала С в сумматоре 13.- агсгдх В третьем тактеформируются сигналы С 2, СЗ., С, С,С, Сг. По этим сигналам в умножитель 6Дхзаписывается информация , и .1+хО50 (1-х ). Последняя величина форми 1+х 2руется путем инвертирования всех разрядов, кроме знакового (знаковый разряд остается равным нулю). В результате формируется величинах -и -Ь 1-Дх- 2 . Погрешностью. 2 мож 1+х 2но пренебречь. В умножитель 7 запишется на оба ,входа один и тот же операнд Ах в в . Таким образом, в конце треХ ее1+Х 2тьего такта сформируются величины(Ьх- )(1- - - Дх) и (ьх 2)1 хо хо1+х 1+хь о1+хоВ четвертом такте по сигналу С, величина с выхода умножителя подается на вход умножителя 6, причемзнаковый разряд инвертируется, т.е. меняется с нуля на единицу. Умножитель 6 настроен на перемножение кодов, т.е. знаковый разряд рассматривается как значащий с весом 2 =1, одновременноопо С и С осуществляется запись перемножаемых чисел в умножитель 6.После выполнения умножения подачей сигналов С 1 и С 4. результат передается в регистр 2Полученная величина есть а. Вычисление ведется по приведенному алгоритму. Исключение составляет лишь то, что на управляющие входы поступает код АА =01, При этом на первый выход постуйает величина а, так как она в 2+ раз меньше, чем х , то для запоминания величин, (1 аагсСа --- - используется вто О е 1+а 2 е 1+а 2О Орая страница памяти, Возможность обращения к ней осуществляется записью в триггер 5 единицы. Это происходит подачей сигнала С 1 на счетный вход (сигнал "Пуск" переводит триггер в "1", запись х в регистр 2 переводит триггер и нуль, а запись величины а- в единицу). На второй и третий выходы коммутатора поступает величина Ьа, которая формируется следующим образом, Младшие (иш) разрядов подключаются к третьему выходу регистра 2, а старшие 2 ш разрядов отключены, т,е. иа них формируется уровень, соответствующий нулю. Вычисление Ь ведется в два такта, Дополнительно в первом такте значение агсда из блока 4 памяти через ком" мутатор 12 добавляется к предыдущему значению сумматора,В седьмом такте результат с выхода умножителя 6 поступает на сумматор (Аз=1) и складывается с содержимьи сумматора. Таким образом, агсйрх= =агсйдх+агсеа+Ь. Здесь агсСдЬэ Ь. Достигаемая при этом точность равна 2 гФормула изобретенияУстройство для вычисления функции аритангенса, содержащее регистр аргумента, первый и второй коммутаторы, блок памяти, блок синхронизации и сумматор, о т л и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены четыре группы тристабильных формирователей, два умножителя и триггер, причем вход аргумента устройства соединен с информаци" онным входом регистра аргумента, выходы старших, средних и младших разрядов которого соединены соответственно с первым, вторым и третьим информационными входами первого коммутатора, выходы с первого по третий которого соединены соответственно с первым адресным входом блока памяти,20 входом первого сомножителя первого умножителя и входом первого сомножителя второго умножителя, выходы с первой по третью групп разрядов блока памяти соединены соответственно с первым информационньм входом второго коммутатора, входом второго сомножителя первого умножителя, выход первого умножителя соединен с вторым информационньк входом второго коммутатора и информационным входом первой группы тристабильных формирователей, выход которой соединен с информационным входом регистра аргумента.и входом первого сомножителя первого умно жителя, выход второго умножителя соединен с информационными входами со второй по четвертую группы тристабильных формирователей, прямой и инверс ный выходы второй группы тристабиль ных формирователей соединены с входом второго сомножителя первого умцожителя, выходы третьей и четвертой групп тристабильных формирователей соедине ны с входами соответственно первого и второго сомножителей второго умножнтеля, выход второго коммутатора соединен с информационным входом сумматора, выход которого соединен с выходом устройства, вход запуска которого соединен с входом установки в "1" триггера, прямой выход которого соединен с вторым адресным входом блока памяти, инверсный выход триггера соединен с информационным входом триггера, выходы с первого по четырнадцатый блока синхронизации соединены со-ответственно с входом записи входного регистра, входом разрешения передачи инверсного кода второй группы тристабильных формирователей, тактовым входом первого умножителя, входом разрешения передачи первой группы тристабильных формирователей, тактовым входом второго умножителя, входом разрешения передачи третьей группы тристабильных формирователей, входом разрешения передачи четвертой группы тристабнльных формирователей, тактовым входом сумматора, входом разрешения чтения блока памяти, входом разрешения передачи прямого кода. второй группы тристабильных формирователей, входом установки сумматора, первым адресньк входом первого коммутатора, вторым адресщм входом первого коммутатора и адресным входом второго коммутатора, вход синхронизации триггера соединен. с первым выходом блока синхронизации, вход пуска которого соединен с входом запуска устройства.ф1661760Составитель А.Зорин Редактор И.Горная Техред А,Кравчукорректор Н.Ревская Заказ 2125 Тираж 396 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при113035, Москва, Ж, Раушская наб., д. 4/5зводственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 10