Устройство для вычисления свертки

)5 С 06 Р 15 35 ИСАНИ РЕТЕН ЬСТВ мин нко во СССР .О, 1986. ьство С 1987 ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГННТ СССР АВТОРСКОМУ СВ(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СВЕРТ (57) Изобретение относится к цифрово 2обработке сигналов и может быть использовано при реализации алгоритмов спектрального анализа, цифровой фильтрации, устройств с заданными временными характеристиками на специализированных вычислительных устройствах. Цель. изобретения - повышение производительности устройства, Цель достигается за счет того, что в устройство входят блок 1 постоянной памяти вычетов, п (и - целое число) арифметических блоков 2,1-2.п, мультиплексор 3, блок 4 постоянной памяти результатов, блок 5 постоянной памяти коэффициентов1 з.п. ф-лы, 3 ил.165483 е 1 Изобретение относится к цифровой обработке сигналов и может быть использовано при реализации алгоритмов спектрального анализа, цифровой фильт 5 рации, устройств с заданными временными характеристиками на специализированных вычислительных устройствах.Целью изобретения является повышение производительности устройства.На Фиг. 1 приведена функциональная схема устройства для вычисления свертки; на фиг, 2 - арифметический блок; на фиг, 3 - временные диаграммы работы устройства. 15Устройство для вычисления свертки содержит (фиг, 1) блок 1 постоянной памяти вычетов, и арифметических блоков 2.1-2,и, мультиплексор 3, блок 4 постоянной памяти результатов, блок 5 20 постоянной памяти коэффициентов, инФормационныи вход 6, адресный вход 7, информационный выход 8, вход 9 задания логического нуля и вход 10 кода операции мультиплексора 3, адресный 25 вход 11 блока 4 и выходы 12.1-12 и соответствующих арифметических блоков 21 2 еиаАрифметический блок (фиг. 2) содержит коммутатор 13.х, вычитатель 14., умножитель 15 сумматор 16., регистры 17 и 18.х, вход 19 кода операции, тактовый вход 20, вход 21 ,обнуления регистров, входы 22. и 23.1 разрешения считывания соответст,вующих регистров 17. и 18.135Устройство работает следующим образом.В исходном состоянии регистры17. и 181 (1=1,и) обнулены, общий сброс всех регистров происходит потенциалом логического нуля, поданного на вход 21, На управляющие входы коммутаторов 13 (д=1,и) подан потенциал логического нуля, под действием 45(которого происходят коммутации первых входов коммутаторов 13,1 (=1,и) на соответствующие выходы данных блоков,Под действием кода первого нходного отсчета Х 1 через время выборки адреса 14 на и выходах блока 1 поо.аявляются коды вычетов входного отсчета Х 1 по соответствующим модулямР (=1,и)/Х 1/ Р, . П р и м е р. Рассматривают устрой 55ство, содержащее три канала (и=3);количество отсчетов для определенияодного значения свертки Х = 5; оспо 5вания равны Р = 5, Р 2 = 3 и Рх = 2(таким образом Р =,П Р; = 30),кОМЧерез время задержки 1 , затрачиваемое кодами Х,/ Р, на прохождение через соответствующие коммутаторы13,1 (1=Туп), данные коды поступаютна входы соответствующих вычитателей14.1 (=1,и), К этому моменту на вторые входы вычитателей 14.х поступаеткод нуля с входа 9 мультиплексора 3,Это достигается заблаговременной подачей на время выбора канала ,1 адреса (и)-го входного канала на вход10 мультиплексора 3. В этот же моментна вход 7 подается адрес первого коэФФициента В .Таким образом, через время С 1навыходах вычитателей 14. (3.=1,и) появляется результат вычитания ( Х,-О Р;по соответствующим модулям Р, (д=Г,и).На и выходах 5 появляется первый кокоэффициент ) В, Р, по соответствующим модулям Р,(1=1,п), Через времяС1 на выходах умножителей 15.д (х==1;"й) появляется результат умноженияС, =1 Х; В, Р 1 по соответствующиммодулям Р (х=1,и),К этому же моменту на выходах регистров 18. (1=1,и) появляется коднуля. Это достигается заблаговременной, на время задержки разрешенияС " считывания, подачей потенциа 1 В.1ла логического нуля на соответствующиевходы 23. (=1,и), в результате чегочерез время .а на выходах сумматоров 16,х (1=1 уи) появляется код суммыС+0 Р по модулям Р, (=1,и) и вэто же время на вход 20 подается короткий импульс ТИ 1 записи, который,"защелкивает" результат суммирования1 по модулям Р; (=1,п) в соответствующие регистры 18,1 (дтв 1 уи).Устройство работает в конвейерном режиме, что демонстрируется на временных диаграммах (фиг. 3), т.е. в момент поступления кода входного отсчете (Х,Р не входы соответствующих вычитателей 14. 1 (х=1, и), кодвторого отсчета Х подается на вход6 и далее весь процесс выполняетсяаналогично изложенному (по входу 7подается адрес коэффициента В, в сумматоре происходит сложениер, с:р, и т.д.). Процесс выполнения свертки реализуетсядо тех пор, пока И-м тактовым импульсам ТИ 1 не запишется результат вычисления свертки /У.з р, =,Я С,Р;452, Устройство по п. 1, о т л и ч а,ю щ е е с я тем, что арифметическийблок содержит два регистра, сумматор,умножитель, вычитатель и коммутатор,выход которого подключен к первомувходу вычитателя, выход которого подключен к первому входу умножителя,выход которого подключен к информационному входу первого регистра и перво/ 55му входу сумматора, выход которогоподключен к информационному входу второго регистра, выход которого .соедиен с выходом первого регистра и под-очек к второму информационному входу 5 1 б 5483по модулям Р, (1=1,и) в соответствующиерегистры 18.1 (1=Т,п).Этап округления начинается по завершению последней И-й операции вычитанияХ И -0(р по модулямФ 5Р 1 (11,и) в соотйетствующих вычи-.тателях 14,1 (1=1,и) - на управляющиевходы коммутаторов 13.1 (1=1,и) нодается потенциал логической единицы, под 10действием которого происходит коммутация общих выходов пар регистров17,1 и 18,1 на соответствующиевыходы коммутаторов 13.1 (3.-1,1), атакже подачей соответствующего адреса 15на вход 10 мультиплексора 3, реализующей через время Сподключение1-го входа мультиплексора 3 и его выходу. После записи результата вычисление свертки по модулям Р, (1=1,и) 20в соответствующие регистры 18.1 (науправляющие входы данных регистровпродолжает действовать потенциал логического нуля) через время 1кокомды У( Р ф (1=1,и) поступают на . 25первые входы соответствующих вычитателей 14.1 (1=1,и) а на вторые входымиЛ ЬГданных блоков через времяпосТупает код )7 / Р; Ь = и), В этоЯже время на вход 7 подается адресмножителя 1/РК (К = и). Через времяс 11 на выходах вычитателей 14.1(1=1,п) появляется результат вычитания /Р/ р /( 5 ( р ( 5/рк/ Рк(к = и) по модулям Р; (1 = Г,и), ана и выходах блока 5 появляетсямножиель (1/ Рк ( р, (1 - и)ответствующим модулям Р (1=1,и),Через время с а па выходах умножителей 15,1 (1=1,и) появляется резуль тат умножения 11 = (/Р/р, / 1 ЙЯ р (рЬ = и) по соответствующим модулямРс (1 = 1,и),В этот же момент времени подаетсятактовый импульс ТИ 1 на вход 20, который "защедкнет" результат первогоцикла округления П; по модулям7Р (1 1,и) в соответствующих регист,рах 17,1 (1=1,и),Первый цикл округления завершен,аналогично выполняются и остальныеи - 3 цикла (индекс Е изменяется оти до 3).После выполнения всей процедурыокругления в регистрах 17.1 и 17,2остается результат выполнения всегоалгоритма ( У / р, (1=1,2).Дпя преобразования результата из.непозиционной в позиционную системы 5 6счисления одновременно подаются навходы 22,1, 22.2 и 11 потенциалы ло,гического нуля. Через время г,9 .+С,а на выходе 8 появляется искомое значе-; ние вычисленной свертки У+ Формула изобретения 1. Устройство для вычисления свертки, содержащее блок постоянной памяти коэффициентов, блок постоянной памяти результатов, и (и - целое число) арифметических блоков и блок постоянной памяти вычетов, 1"й (=1,п) выход которого подключен к первому информационному входу 1-го арифметического блока, второй информационный вход которого подключен к "-му выходу блока постоянной памяти коэффициен(11,ш; и с. и) арифметического блока подключен к 1-муадресному входу блока постоянной памяти результатов, выход которого является информационным выходом устройства, информационным и адресным входами которого являются адресные входы соответственно блока постоянной памяти вычетов и блока постоянной памяти коэффициентов, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности устройства, оно содержит коммутатор, выход которого подключен к третьему информационному входу 1-го арифметического блока, выход 1-го (1 = ш+1, и) арифметического блока подключен к (1-ш)-му информационному входу мультиплексора, (и-в+1)-й информационный вход которого является входом задания логического в ,нуля устройства, первым входом кода операции которого является управляющий вход мультиплексора.коммутатора и является выходом арифметического блока, вторым и третьиминформационными входами которого яв-:ляются вторые входы соответственноумножителя и вычитателя, управляющийВход коммутатора подключен к второмувходу кода операции устройства, установочным входом которого являются соединенные между собой входы обнуления первого ивторого регистров,тактовые входы которых соединены между собой и являются первым тактовымвходом устройства, вторым и третьимтактовыми входами которого являютсягвходы разрешения -считывания соответственно первого и второго регистров,