Вероятностный мажоритарный декодер

/О 5)5 Н ГОСУДАРСТВЕ ННЫ ЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР МИТЕТОТКРЫТИЯМ О АНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКО ВИДЕТЕЛЬСТВ екодиСвяэь,я к вычислитель зи. Его использо 0 (Л(54) ВЕРОЯТНОСТНЫЙ МАЖОРИТАРНЫЙ ДЕКОДЕР(57) Изобретение относитсной технике и технике свя вание в системах передачи и обработки информации, организованной в пакеты, позволяет повысить достоверность декодирования при приеме из дискретного несимметричного канала связи. Декодер содержит коммутатор 1, регистр 2, формирователь 3 проверок, вычислитель 4 числа единиц, сумматор 9 и компаратор 10. Благодаря введению вычислителя 5 числа нулей, вычислителя 6 весовых коэффициентов, вычислителя 7 порога и корректора 8 жесткого значения проверок обеспечивается снижение вероятности ошибочного декодирования символа по сравнению с прототипом более чем вдвое, 3 ил.Изобретение относится к вычислительной технике и технике связи и может бытьиспользовано в системах передачи и обработки информации, организованной в пакеты. 5Цель изобретения - повышение достоверности декодирования при приеме из дискретного несимметричного канала связи,На фиг,1 приведена блок-схема декодера; на фиг.2 - временные диаграммы его 10работы; на фиг.3 - модель несимметричногоканала связи.Вероятностный мажоритарный декодерсодержит коммутатор 1, регистр 2, формирователь 3 проверок, вычислитель 4 числа 15единиц, вычислитель 5 числа нулей, вычислитель б весовых коэффициентов, вычислитель 7 порога, корректор 8 жесткихзначений проверок, сумматор 9 и компаратор 10. На фиг.1 обозначены информационный и управляющий входы 11 и 12 декодера,Тактовый вход регистра 2 не показан,Вероятностный мажоритарный декодерпредназначен для обработки информации,закодированной циклическим кодом (п,М) 25с параметрами; и - длина кода, М - количество информационных символов, б - числоразделенных проверок (расстояние Хемминга).Коммутатор 1 и регистр 2 служат для 30ввода блока информации и его циклического сдвига в процессе декодирования, регистр 2 содержит и элементов.Формирователь 3 проверок служит дляформирования "жестких" значений проверок и выполнен на б е-входовых суммато- .рах по модулю два:1=Мгде пц - число символов, входящих в 1-ю , разделенную проверку (на фиг.1 указаны размерности входов и выходов соответству ющих блоков),Вычислитель 4 числа единиц служит для определения числа 1 единиц в каждой иэ разделенных проверок и выполнен на б а 1- входовых полных сумматорах, 50Вычислитель 5 числа нулей служит для вычисления числа нулей в каждой из разделенных проверок и выполнен на б программируемых постоянных запоминающих устройствах(ППЗУ). В каждом 1-м ППЗУ про изводится вычисление значения числа нулей в каждой из разделенных проверок:ЧЧ 1 о 91 - (1 - 2 Ро)ц (1 - 2 Р 1)где 11 - значение, получаемое на выходе 1-го полного сумматора вычислителя 4;и = (в) - значение, получаемое на выходе 1-го ППЗУ вычислителя 5;Ро - вероятность ошибочного приема 0; Р - вероятность ошибочного приема 1.Значения Ро и Р 1 определяются для данного канала и вводятся в вычислитель 6 как исходные данные,Вычислитель 7 порога представляет собой б-входовой полный сумматор, вычисляющий значение порога: где Ю - значение, получаемое на 1-м выходе вычислителя 6 весовых коэффициентов.Корректор 8 жесткого значения проверок выполнен на б перемножителях. В каждом 1-м перемножителе производится вычисление скорректированного значения для каждой 1-й проверки, равногоС = В(Ю,где В - значение 1-ймого на выходе 1-го суммрователя 3 проверок;Я - значение, получаемое на 1-м выходе вычислителя 6 весовых коэффициентов.Сумматор 9 представляет собой б-входовой полный сумматор.На выходе компаратора образуется знапроверки, получаеатора еоб 2 формио чение 1, если значение с матора 9 превышает порог Е с 7, т.е, образуются символы дек последовательности. Вероятностный мажорита работает следующим образом На вход 11 декодера посту формации иэ и бит, где и - длиов сумвычислителяодированнои и декодер пает блок инна укаэанного где в - число символов, входящих в 1-ю разделенную проверку, т.е. значенйе, вводимое в каждый 1-й ППЗУ;1 - число единиц 1-й проверки, т,е, значение, получаемое на выходе 1-го полного сумматора вычислителя 4.Вычислитель 6 весовых коэффициентов выполнен на б ППЗУ. В каждом 1-м ППЗУ производится вычисление значения Щ весового коэффициента, пропорционального надежности 1-й проверки, который опреде-ляется какбЮг -2 45 50 55 кода(п,К.с). Коммутатор 1 по команде управляющего сигнала на входе 12 (фиг,2 а) переписывает эту информацию в течение итактов (первый цикл) в регистр 2 длиной и,После чего коммутатор 1 прекращает поступление информационного потока и декодер переключается (фиг,2 б) в течениеследующих и тактов на циркуляцию информации, записанной в регистре 2.Из циркулирующих символов для каждого символа формирователем 3 формируется б разделенных проверок по исимволов в 1-й провере, 1= 14.На каждом такте на выходе каждого 1-госумматора по модулю два формирователя 3проверок образуется значение 1-й проверкиВ и подается на вход 1-го пере ножителя, корректора 8 жесткого значения проверок.Одновременно с этим на выходе каждого1-го сумматора вычислителя 4 образуетсязначение веса (числа единиц) 1-й проверки 1которое вместе со значением числа нулей в1-й проверке г = (п - 1) с выхода вычислителя5 подается на входы 1-го ППЗУ вычислителя6 весовых коэффициентов,В качестве исходных данных вводятся;значения а - числа символов, входящих в1-ю разделенную проверку в каждое 1-еППЗУ вычислителя 5; значения Ро и Р -вероятности ошибки нуля и единицы - вовсе ППЗУ вычислителя 6 весовых коэффициентов,С выхода каждого 1-го ППЗУ вычислителя 6 весовых коэффициентов на каждом такте значение ЧЧ - весового коэффициента,пропорционального надежности 1-й проверки, подается на входы вычислителя 7 порогаи корректора 8 жесткого значения проверок, В вычислителе 7 порога производитсявычисление значения которое подается с выхода вычислителя 7 на второй вход компаратора 10. На вход каждого 1-го перемножителя корректора 8 жесткого значения проверок подаются Ю, - значения весовых коэффициентов и В - жесткие значения проверок. В корректоре 8 жесткого значения проверок производятся вычисления величин С = В; Щ для каждой -й разделенной проверки, Эти значения с выхода корректора 8 подаются на входы сумматора 9. В сумматоре 9 производится вычисление значения Сь На компара =1 5 10 15 20 25 30 35 40 торе 10 пооизводится потактовое сравнение этой величины со значением порога У, подаваемым с выхода вычислителя 7 порога.йВ случае, еслиС 2 на выходе компаратора 10 образуется символ 1. Выход компаратора 10 является информационным выходом, на котором образуются символы декодированной последовательности,Моделирование для циклического кода (73, 45, 10) при объеме переданной информации 10000 кодовых слов и вероятности искажения нулевого символа Ро = 0,001 показало, что при вероятности искажения единичного символа Р 1 = 0,25 вероятность ошибки символа на выходе предлагаемого декодера по сравнению с известным уменьшается более чем вдвое, а при Р = 0,05 - более чем в пять раз. Формула изобретения Вероятностный мажоритарный декодер. содержащий коммутатор, первый информационный и управляющий входы которого являются соответственно информационным и управляющим входами декодера, выход коммутатора соединен с входом регистра, параллельные и последовательный выходы которого подключены соответственно к входам формирователя проверок и второму информационному входу коммутатора, вычислитель числа единиц, сумматор, выходы которого соединены с первыми входами компаратора, о т л и ч а ющ и й с я тем, что, с целью повышения достоверности декодирования при приеме из дискретного несимметричного канала связи, в декодер введены вычислитель числа нулей, вычислитель весовых коэффициентов, вычислитель порога и корректор жесткого значения проверок, входы вычислителя числа единиц подключены к параллельным выходам регистра, выходы формирователя проверок соединены с первыми входами корректора жесткого значения проверок, выходы вычислителя числа единиц подключены к первым входам вычислителя весовых коэффициентов и входам вычислителя числа нулей, выходы которого соединены с вторыми входами вычислителя весовых коэффициентов, выходы которого подключены к входам вычислителя порога и вторым входам корректора жесткого значения проверок, выходы которых соединены соответственно с вторыми входами компаратора и входами сумматора, выход компаратора является выходом декодера.1647915 аьа г авитель О.Ревинскийед М. Моргентал Коррек Редактор Н.Яцол сауленко аз 1415 Тираж 469 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035. Москва, Ж, Раушская наб., 4/5 зводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 10