Устройство для вычисления модуля вектора

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 52 ПИСАН ИЗОБРЕ К АВТОР СССР 1987, ССР1988 ЕНИЯ М ычи тся спользо ет быть щих спев час зисти при одерь исполь- специаличетвер- в И,.8 л и вто- реобраьшение руктурнава; нания кодо ода, содеродовые сумтор 13,ния: схе- напри- сумматорядныхпереносаляется ния (А Ь В),о вторым гументо ту же аппрок что и протовычислительт н ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМПРИ ГННТ СССР У СВИДЕТЕЛЬСТ(57) Изобретение оттельной технике и мвано в быстродействрованных вычислител Изобретение относится к тельной технике и может быт зовано в быстродействующих эированных вычислителях.Цель изобретения - умен паратурных затрат.На фиг. 1 представлена с схема предлагаемого устройс фиг. 2 - процесс преобраэов вой матрицы результата.На схеме приняты обоэнач ма сравнения 1, выполненная мер, на основе и-разрядного ра, составленного из однора сумматоров, инверсный выход старшего разряда которого я первым выходом блока сравне а прямой выход переноса - е 2цифровой обработке сигналов с квадратурными составляющими для вычисления модульного значения сигнала в реальном масштабе времени. Цель изобретения - уменьшение аппаратурных затрат, Поставленная цель достигается эа счет изменения логики формирования аппроксимирующей зависимости, лежащей в основе вычислительной процедуры. Для этого в устройство, содержащее блок выделения максимума, преобразователь многорядного кода, состоящий из и+1 одноразрядных сумматоров, и сумматор, введены схема сравнения, коммутатор, состоящий иэ групп элементов И, ИПИ и регистров, 1 з,п, Ф-лы, 2 илвыходом (А( В), коммутатор 2,жащий первую 3 3 п, втору44 третьютую 6 6 п, группы элементпервую 77 и вторую 8группы элементов ИЛИ, первыйрой 10 и-разрядные регистры,зователь 11 многорядного кжащий одноразрядные трехвхматоры 1212., суммаблок 14 выделения максимума,первого 15 и второго 16 арвыход 17 устройства. стройство реализует ирующую зависимость,но в виде следующеи процедуры/ Х( при ХУ; У при Х/ с У ; Х 1 при Х е(У 11т приХЬ У . О Устройство функционирует следующим образом.Синхронизирующие сигналы подаются . на управляющие входы регистров 9,10 15 и блока 14 выделения максимума (непоказаны).Но шина., 5 и б на вход коммута т Раносуаюгрчль;)е коды Х/ иНа певьх,. ВХод хеиыпосгупа.ИЕРСН 1111 КОД а.бпа-б 1 ЕНтаХ у Д На х 11) ВХОРОЙ ВХОД П 7.Ой КОД ).е аа резу 1 ьтаге 1.ложениу) в схеме 1 инверс-Хо КОД /К 1. Нряыщи КОДОМ /У/прямом выходе переноса старшего,о.)ряда сумматора - втором выходе :хе 1 - образуется сигнал единично:о уроня в случае, если /Х 18 с/т/, .тот спгал Разрешает запись аргументаЧ в р гистр 9 через группы элементов 30 И .)25ИЛИ 7,7 , а аргументХ ) - через группы элементов И 484 р, ИЛИ 88 в регистр)О, Н случае 1 Х//)7/ сигнал единичного уровня образуется на инверсном выходе переноса старшего разряда сумматора - первом выходе схемы По этому сигналу аргументХ / записывается в регистр 9 через И 3,3, ИПИ 77 а /У/ - в регистр 10 40 ЧЕРЕЗ И б6 ШИ 8 а,88.На входы преобразователя 11 поступают коды (21/ иК /8 с выходов регистра 9 и код 2 /2 с выходов ре" гистра 10. Образованная трехстрочная 45 кодовая матрица Й=(2(/2 + 72//8 преобразуется, как показано на фиг,2, до двухстрочной ЕМ, которая затем сумматором 13 преобразуется в однорядный коц результата. На фиг. 2 точ" 50 ками обозначены двоичные разряды кодов соответствующего веса. Рамки окружают разряды, подаваемые на входы сумматоров.Значения кодов (2 1( и К сравнива ются в блоке 14, в результате чего на выходе 17 образуется значение 1. Устройство для вычисления модуля вектора, содержащее блок выделениямаксимума, сумматор и преобразовательмногорядного кода, содержащий и+ одноразрядных трехвходовых сумматоров(где и-разрядность аргументов), первыеьхо,ы, с первого по и-й, которых соединены с соответствующими разрядамитретьего входа преобразователя, вторыевходы сумматоров, со второго пог)+1) -й, соединены с соответствующимиразрядами первого входа преобразователя, а третьи входы сумматоров, с первого по (и)-й, подключены соответственно к разрядам, с третьго по,-1)-й, второго Входа преобразователя, и-й разряд которого подключен к1 ретьел 1 у входу сумматоров, с (и)-гоно (и+)-и, выходы суммы сут)аторов,кроме первого, подключены к первомувыходу преобразователя, к Второму выходу которого подключены выходы переноса сумматоров преобразователя, первый и второй выходы преобразоватеямногорядного кода соединены соответс)"венно с первым и вторым входалги сумматора, о т л и ч а ю щ е е с я тем,что, с целью уменьшения аг)паратурнихзатрат, оно содержит схегу сравненияи коммутатор, причем шина инверсногокода первого аргумента и шина прямогокода второго аргумента подключены со"ответственно к первому и второму вхо"дам схемы сравнения, шины прямогокода первого и второго аргументов сое.динены соответственно с первым и вторым информационными входами коммута)ора, первый и второй управляющиевходы которого подключены соответственно к первому и второму выходамсхемы сравнения, первый выход коммутатора подключен к первому входу блока вьщеления максимума и первому.входу преобразователя многорядного кода,второй н третий входы которого соединены соответственно с шиной второговыхода коммутатора со сдвигом на триразряда в сторону младших разрядови шиной третьего выхода коммутаторасо сдвигом на один разряд в сторонумладших разрядов, выход сумматораподключен к второму входу блока выде"ления максимума, выход которого является выходом устройства,2. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что, коммутатор5163518 содержит с первой по четвертую группы элементов И, первую и вторую группы элементов ИЛИ по и двухвходовых элементов в каждой группе, первый и5 второй и-разрядцые регистры, причем разрядные шины, с первой по п-ю, первого ицформациоцного входа коммутатора подключены к первым входам соответствующих элементов И первой и второй 1 р групп, разрядные шины, с первой по п-ю, второго информационного входа коммутатора, подключены к первым входам соответствующих элементов И третьей и четвертой групп, первый управ ляющий вход коммутатора соединен с вторыми входами элементов И первой и четвертой групп, второй управляющий нход коммутато 1 а соединен с вторыми входами элементов И второц и 20 2 6третьей групп, выходы элементов И перной ц третьей групп соединены соответственно с первыми и вторыми нходамисоответствующих элементов ИЛИ первойгруппы, выходы которых соединены ссоответствующими входамц первогои-разрядного регистра, прямые и инверсные выходы разрядов которого соединены соответственно с первым и вторым выходами коммутатора, выходы элементов И второй и четвертой групп соединены соответственно с первыми ивторыми входами соответствующих элементов ИЛИ второй группы, выходы которых подключены к соответствующимвходам второго и-разрядного регистра,прямые выходы разрядов которого подключены к третьему выходу коммутатора.