Функциональный преобразователь

На чертеже представлена блок-схема преобразователя.Функциональный преобразователь содержит регистр 1 аргумента, вход 2 аргумента, схему 3 сравнения блок 4 памяти, триггер 5, регистр б верхней границы, регистр 7 нижней границы, сумматор 8, регистр 9 последовательных приближений, умножитель 1 О, триггер 11 схему 12 сравнения, элемент И 13, элемент ИЛИ 14, элемент И 15, выход 16 готовности, регистр 1 7 шага, вход 18 задания шага квантования, сумматор 19, регистр 20 начальногс значения, вход 21 начальных условий, выход 22 результата, вход 23 запуска, элемент И 24, тактовый вход 25, выход 26 элемента И 24, элемент 27 задержки, выход 28 элемента задержки.Преобразователь работает следующим образом.В исходном состоянии в блоке 4 памяти записаны дискретные значения аргумента, причем квантование выполнено таким образом, что интервалы между двумя соседними значениями функции одинаковы. Второй триггер 11 находится в нулевом состоянии, все разряды регистра 6 верхней границы в единичном состоянии, все разряды регистра 7 нижней границы в нулевом состоянии.При необходимости вычисления функции на вход 2 подается код аргумента, на вход 18 задания шага квантованиякод шага квантования Функции, на вход 21 - код начального значения функции. Одновременно на вход 23 запуска подается сигнал, по которому указанные коды с входов 2,18,21 записываются соответственно в регистр 1 аргумента, регистр 17 шага и ре-.гистр 20 начального значения, а также производится установка второго триггера 11 в единичное состояние. Сигнал с прямого выхода второго триггера 11 открывает третий элемент И 24 для прохождения синхронизирующих импульсов с тактового входа 25 на регистр 9 последовательных приближений, первый триггер 5, а также на элемент 27 задержки, с выхода которого синхроимпульсы поступают на регистры верхней 6 и нижней 7 границ. Под действием синхроимпульсов среди кодов, хранящихся в блоке 4 памяти, реализуется поиск ближайшего меньшего к аргументу поиска, зафиксированного на регистре 1 аргумента. Указанныйпоиск осуществляется последовательным выделением интервала, заключающего в себе искомый код, причем накаждом шаге величина упомянутого интервала уменьшается вдвое. Адреса,по которым хранятся в первом блоке 4 памяти верхняя и нижняя границы интервала, Фиксируются соответственно на регистрах 6 и 7. В каждомтакте адреса с указанных регистров 6и 7 поступают на входы первого сумматора 8, код с выхода которого сосдвигом на один разряд вправо фиксируется на регистре 9 последовательных приближений. Таким образом, нарегистре 9 последовательных приближений оказывается записанным адрес,делящий интервал, заключенный междуадресами нижней и верхней границ, пополам. Код аргумента, считанный сблока 4 памяти, поступает на первуюсхему сравнения, где сравнивается скодом аргумента, заданного на регистре 1. Если считанный код совпадает скодом поступившего аргумента, то навыходе признака равенства первойсхемы 3 сравнения Формируется единичный сигнал, который свидетельствуето том, что искомое ближайшее найдено,а его адрес зафиксирован на регистре 9 последовательных приближений,Если считанный код меньше кода поступившего аргумента на выходе признака неравенства схемы 3 сравненияпри этом формируется нулевой сигнал),то искомый ближайший меньший к заданному код хранится в интервале адресовна регистрах б и 9, в противном случае - на регистрах 9 и 7. Соответственно, в первом случае триггер 5 установится в нуль и производится прием информации из регистра 9 на регистр 7 нижней границы, а во второмтриггер 5 устанавливается в единицуи по сигналу с его прямого выхода информация из регистра 9 записываетсяна регистр б верхней границы. Причем переброс триггера 5 осуществляется по заднему фронту синхроимпульса, а запись информации в регистры Ьили 7 осуществляется по заднемуФронту сдвинутого синхроимпульса.Описанная процедура повторяетсядо тех пор, пока на выходе признакаравенства первой схемы 3 сравненияне будет сформирован сигнал единично"го уровня, либо содержимое регистра 9споследовательных приближений не1сравняется с содержимым регистра 7нижней границы, т.е. пока на выходепризнака равенства первой схемы 3сравнения либо второй схемы 12 срав-нения не появится единичный сигнал,который через элементы И 15 и 13 соответственно поступает на входы элемента ИЛИ 14, коФорый инициирует начало работы умножителя 10, на выходекоторого Формируется произведение кода шага квантования функции, хранящегося на регистре 17 шага, на адрес, по которому в блоке 4 памятихранения ближайшее меньшее к заданному аргументу, зафиксированный на регистре 9 последовательных приближений. Указанное произведение с выхода умножителя 10 поступает на входвторого сумматора 19, где к немуприбавляется код начального значенияФункции, хранящегося на регистре 20начального значения. Таким образомна выходе второго сумматора 19 и навыходах 22 результата устройства формируется код значения функции, соответствующий аргументу из блока 4памяти, т.е. ближайшему меньшему илиравному заданному аргументу. Одновременно с этим сигнал с выхода элемента ИЛИ 14 поступает на выход 16готовности устройства, свидетельствуя о том, что вычисление функции закончено, а также на вход сброса триггера 11, по нулевому сигналу с выходакоторого схема приходит в исходноесостояние. Функциональный преобразователь, содержащий регистр аргумента, два триггера, три элемента И, элемент ИЛИ, элемент задержки, две схемы сргвнения, регистр нижней границы, регистр верхней границы, первый сумматор, регистр последовательных приближений и блок памяти, причем вход аргумента устройства соединен с информационным входом регистра аргумента, выход которого соединен с первым входом первой схемы сравнения, выход признака неравенства которой соединен с информационным входом первого триггера, прямой и инверсный выходы которого соединены с входами разрешения записи соответственно регистра верхней границы и регистра нижней граниФормула изобретения 5 10 1520 25 ЗО 35 40 45 50 55 цы, выходы которых соединены с входами соответственно первого и второгооперандов первого сумматора, выход которого со сдвигом на один разряд соединен с первым входом второй схемысравнения и информационным входом регистра последовательных приближений,выход которого соединен с адреснымвходом блока памяти и информационными входами регистров верхней границы и нижней границы, выход регистра,нижней границы соединен с вторым входом второй схемы сравнения, выход которой соединен с первым входом первого элемента И, выход которого подключен к первому входу элемента ИЛИ,второй вход которого соединен с выходом второго элемента И, первый входкоторого соединен с выходом признакаравенства первой схемы сравнения,второй вход которой соединен с выходом блока памяти, выход элемента ИЛИсоединен с входом установки в 0 второго триггера, вход установки в "1"которого соединен с входом запускаустройства и входом синхронизации регистрг. аргумента, инверсный выходвторого триггера соединен с входом установки в "0 регистра нижней границы и входом установки в "1 регистраверхней границы, прямой выход второготриггера соединен с первым входом третьего элемента И, второй вход которого соединен с тактовым входом преобразователя, выход третьего элемента Исоединен с входами синхронизации первого триггера, регистра последовательных приближений, блока памяти, вторым входом первого элемента И и входом элемента задержки, выход которогосоединен с входами синхронизации регистра верхней границы, регистра нижней границы и вторым входом второгоэлемента И, о т л и ч а ю щ и й с ятем, что, с целью упрощения, он содержит умножитель, регистр шага, регистрначального значения и второй сумматор, причем выход регистра последовательных приближений соединен с входом первого сомножителя умножителя,вход второго сомножителя которого соединен с выходом регистра шага, инФормационный вход которого соединен сс входом задания шага квантованияпреобразователя, вход задания начальных условий которого соединен с инФормационным входом регистра начальногО значения, вход синхронизации кото1619258 оставитель А.Зоринехред М.Дидык Моть ектор Н.Р дакто ая Тираж ственного комитета по 113035, Москва, Жаказ 48ЙИИПИ Госу Подписное етениям и открытиям ушская наб д. 4/5 изоб5, Ра и ГКНТ СС роизводственно-издательский комбинат "Патент", г,ужгород, ул. Гагарина, 1 рого соединен с входом запуска преобразователя,и входом синхронизациирегистра шага, выход элемента ИЛИ соединен с выходом готовности преобразователя и входом стробирования умножителя, выход которого соединен с. входом первого слагаемого второго сумматора, вход второго слагаемого которого , соединен с выходом регистра начального значения, выход второго сумматора соединен с выходомрезультата преобразователя.