Преобразователь прямого 1-кода фибоначчи в обратный 1-код фибоначчи

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых системахобработки данных.Целью изобретения является повышение быстродействия.,На фиг. 1 представлена схема преобразователя прямого 1-кода Фибоначчив обратный 1-код Фибоначчи; на фиг,2- 10, схема блока, синхронизации; на фиг.З -схема блока контроля.Преобразователь (фиг.1) содержитинформационный вход 1 преобразова теля, информационный выход 2 преобразователя, инвертирующий денормализатор 3, первый блок 4 элементов И, блок5 приведения 1-кодов фибоначчи к минимальной форме, блок 6 синхронизации, блок 7 контроля, второй блок 8 20элементов И, вход 9 запуска преобразователя и контрольный выход 10 пре образователя.Блок 6 синхронизации (фиг.2) содержит триггер 11, элемент ИЛИ-НЕ 12,первый 13 и второй 14 элементы НЕ,с первого по третий элементы И 15-17,вход 18 останова блока 6 синхрониза ции, первый 19 и второй 20 выходыблока 6 синхронизации, причем вход 30запуска блока 6 синхронизации соединен с входом установки в единицутриггера 11 и с входом второго элемента НК 14, вход 18 останова блока6 синхронизации соединен с первымивходами первого 15 и второго 16 элементов И и входом первого элемента НЕ13 прямой выход триггера 11 соединен фсо вторым входом элемента И 15 и первым входом третьего элемента И 17, 40выход которого соединен с входом установки в нуль триггера 11, инверсныйвыход которого соединен со вторймвходом элемента И 16, выход элементаИ 15, вход запуска блока 6 синхронизации и выход элемента И 16 соединены соответственно с входами элементаИЛИ-НЕ 12, выходы элемента И 15, элемента ИЛИ-НЕ 12 и элемента И 16 являются соответственно выходами с первого по третий блока 6 синхронизации,выход элемента НЕ 13 соединен со вторым входом элемента И 17, третий входкоторого соединен с третьим входомэлемена И 15 и выходом элемента НЕ 145Блок 7 контроля (фиг.З) содержитгруппу элементов И 21 и элемент ИЛИ22, причем входы разрядов со второгопо (и)-й входа блока 7 контроля соединены соответственно с первыми входами элементов И "1 группы, выходыкоторых и вход первого разряда входаблока 7 контроля соединены соответственно с входами элемента ИЛИ 22, выход которого является выходом блока7 контроля, входы разрядов с третьегопо п-й входа которого соединены соответственно со вторыми входами элемен(тов И 21 группы (и - разрядность кода).Инвертирующий денормализатор 3предназначен для частичной разверткипрямого 1-кода Фибоначчи и выдачи инверсных (и) младших разрядов развернутого таким образом кода черезпервый блок 4 элементов И на входы(и) младших разрядов блока 5. Инвертирующий денормализатор 3 можетбыть реализован посредством группыиз (и) элемента ИЛИ-НЕ,Блок 5 приведения 1-кодов Фибоначчи к минимальной форме предназначендля осуществления операции свертки1-кодов. Блок 6 синхронизации предназначен для управления работой преобразователя. Блок 7 контроля предназначен для контроля кода в блоке 5на минимальность формы, т.е. на отсутствие одновременно двух единиц всоседних разрядах или единицы в младшем разряде. Совместно с блоком 7контроля блок 6 синхронизации определяет момент окончания сверток, а также формирует сигнал ошибки при еевозникновении во время хранения кодав блоке 5,Блок 8 элементов И предназначен для разрешения выдачи обратного кода, приведенного к минимальной форме, и прекращения его выцачи во время свертки или, при возникновении ошибки при хранении в блоке 5 свернутого кода.Преобразователь работает следующим образом (фиг.1).Исходный прямой 1-код Фибоначчи с входа 1 поступает в инвертирующий денормализатор 3, где происходит частичная развертка исходного кода, т.е. каждая ециница в 1-м разряде представляется двумя единицами в (Е)"м и (К)-м разрядах, и инвертирование (и) разрядов развернутого таким образом кода. Например: 10010000 - прямой код, 1101100 - развернутый код, 0010011 - проинвертированный развернутый код.5 15805С выхода инвертирующего денормализатора 3. преобразованный код через блок ч элементов И по сигналу на входе 9 поступает в (и) младших разрядов блока 5. Одновременно сигнал с входа 9 поступает в блок 6 синхронизации (фиг. 2) . При этом триггер 11 переводится в единичное состояние и на выходе 20 устанавливается нулевой сигнал, который поступает на вход блока 8 элементов И, запрещая тем самым выдачу кода из блока 5 на выход 2 преобразователя. С выхода блока 5 код поступает на вход блока 7 контроля. Последний (фиг.3) выдает единичный сигнал при наличии хотя бы двух единиц в соседних разрядах или единицы в младшем разряде. Если после поступления кода в блок 5 на вход 18 блока 6 20 синхронизации поступает единичный сигнал с выхода блока 7 контроля, что свидетельствует о необходимости сверток, то после снятия сигнала с входа 9 на выходе 19 блока 6 синхронизации 25 появляется единичный сигнал, который запускает в работу блок 5. При этом нулевой сигнал с выхода 20 продолжает поступать на вход блока 8 элементов И, запрещая выдачу кода на вы ход 2.Запущенный в работу блок 5 производит операции свертки, т.е. приводит код к минимальной форме, например: 01100111 --- 10001001 --- 35 10001010.После окончания переходных процессов на выходе блока 5 получают значение обратного 1-кода, приведенного к минимальной форме. При этом 40 на выходе блока 7 контроля устанавливается нулевой сигнал. Этот сигнал поступает на вход 18. блока 6 синхронизации, устанавливая нулевой сигнал на выходе 19, единичный сигнал на выходе 20, разрешая тем самым выдачу обратного кода на выход 2, и через элемент НЕ 13 единичный сигнал на нулевом установочном входе триггера 11, После перехода триггера 11 в нулевое состояние снимается установочный сигнал с его нулевого установочного вхо- да, и блок 6 синхронизации переходит в режим контроля. При этом, если в результате ошибки на выходе блока 5 появляется запрещенная комбинация хранящегося обратного кода, единичный сигнал с выхода блока 7 контроля через элемент И. 16 поступает на конт 60 брольный выход 10 преобразователя и на выходе 20 устанавливается нулевой сигнал, запрешающий выдачу кода через блок 8 элементов И на выход 2 преобразователя. Если после преобразования в инвертирующем денормализаторе 3 прямого исходного кода полученный код сразу имеет минимальную форму, то после его записи по сигналу на входе 9 в блок 5 на выходе блока 7 контроля действует нулевой сигнал, поэтому после снятия сигнала на входе 9 триггер 11 блока 6 синхронизации сразу переходит из единичного состояния в нулевое, не запуская тем самым в работу блок 5, и сразу разрешает выдачу обратного кода на выход 2 преобразователя. Формула изобретения 1. Преобразователь прямого 1-кодафибоначчи в обратный 1-код Фибоначчи,содержащий первый блок элементов И,блок приведения 1-кодов фибоначчи к минимальной форме и блок синхронизации, причем информационный вход ивход разрешения блока приведения 1-кодов фибоначчи к минимальной форме соединены соответственно с выходом перного блока элементов И и с первым выходом блока синхронизации, вход запуска которого соединен с входом запуска преобразователя, о т л ич аю щ и и с я тем, что, с целью повышения быстродействия, он содержит инвертирующий денормализатор, блок контроля и второй блок элементов И, причем информационный вход преобразователя соединен с входом инвертирующего денормализатора, выход которого и вход запуска преобразователя соединены соответственно с первым и вторым входами первого блока элементов И, выход блока приведения 1-кодов фибоначчи к минимальной форме соединен с входом блока контроля и первым входом второго блока элементов И, второй вход и выход которого соединены соответственно с вторым выходом блока синхронизации и информационным выходом преобразователя, контрольный выход которого соединен с третьим выходом блока синхронизации, вход останова которого соединен с выходом блока контроля.1580560 юе тавитель А ред Л.Серд ктор И.Горная орректор И в Заказ . 20 ВНИИПИ Го Подписноеениям и открыти кая наб., д, 4/ и ГКНТ ССС атент", г. Ужгород,Гагарина, 1 комбин Произв нно-издатель 2. Преобразователь по и. 1, о т.л н ч а ю щ и й с я тем, что инвертирующий денормализатор содержит группу элементов ИЛИ-НЕ; причем первый и второй входы, выход Е-го (Ы " =1-п, п - разрядность кода) элеменТираж 659арственного комитета по нэ113035, Москва, Ж,та ИЛИ-НЕ группы являются соответственно входами (1+1)-го и (1+2)"горазрядов входа и выходом К-го разряда выхода инвертирующего денормалиэа-тора.