Буферное запоминающее устройство

)5 С 11 С 19/00 ГОСУД АРСПО ИЗОБПРИ ГНН ВЕННОЙ НЕТЕНИЯМ ИСССР МИТЕТТНРЫТИЯМ ЗОБРЕ ТЕПЬСТВУ АВТОРС йств де 6 эле 9, тр лемен пу еме у 1 ве инпорядход.ность и ПИСАНИЕ(21) 4375507/24-24 (22) 05.02.88 (46) 15,05.90. Бюл. )1 18 (72) В.П, Невский (53) 681,327,6(088,8)(56) Патент СЯА Мф 3992699, кл. 365/36, опублик, 1976.Авторское свидетельство СССР Р 1282141, кл. С 06 Г 13/00, 1987. (54) БУФЕРНОЕ ЗАПОИ.НАИЩЕЕ УСТРОЙСТВ (57) Изобретение относится к вычисли тельной технике и может использовать ся в буферных запоминающих устройствах. Цель изобретения - повышение быстродействия и достоверности рабо 11 2ты. Буферное запоминающее устсодержит регистры 1, счетчикшифратор 3, коммутатор 4 (вклгруппы 5 элементов И и группументов ИЛИ), первую 7, вторуютью 11 и четвертую 15 группытов И, группу 8 элементов НЕ,10 триггеров, элемент И 12, элИ-НЕ 13, элемент ИЛИ 14, группэлементов задержки. В устройстФормация считывается в том жеке, в каком она поступает на вПри этом обеспечивается возможодновременного считывания и за1 ил.Изобретение относится к вычисли,тельной технике и может испольэоваться в буферных запоминающих устройствах.5Цель изобретения - повышение быстродействия и достоверности работыустройства.На чертежа приведена функциональная схема буферного запоминающегоустройства,Устройство содержит регистрысчетчик 2 дешифратор 3, коммутатор4, состоящий из группы 5 элементов Ии группы 6 элементов ИЛИ, первую груп пу 7 элементов И, группу 8 элементовНЕ, вторую группу 9 элементов И, группу 10 триггеров, третью группу 11элементов И, элемент 12 И, элемент 13И-НЕ, элемент 14 ИЛИ, четвертую группу 15 элементов И, группу 16 элементов задержки.Устройство работает следующим образом.Если есть хотя бы один свободный, регистр 1, то на вторые входы элементов И третьей группы 11 поступает разрешающий сигнал единичного уровня свыхода элемента 13 И-НЯ, Импульс записи с входа записи устройства черезпервый элемент И третьей группы 11поступает на вход счетчика 2. Содержимое счетчика 2 увеличивается на единицу и поступает на входы дешифратора 3. Сигнал единичного уровня формируется на выходе дешифратора 3, соответствующем первому из свободных регистров 1. Записываемая информациячерез элементы И третьей группы 11в виде параллельного кода поступаетна входы всех регистров 1, но будетзаписана только в тот регистр 1, навход разрешения приема информации которого поступает сигнал разрешенияприема информации с соответствующеговыхода дешифратора 3. При записи информации в соответствующий регистр 1его маркерный разряд устанавливаетсяв единичное состояние. Запись следую"щего слова осуществляется аналогичным образом, Как только все регистры1 окажутся заполненными (все маркерные разряды в единичном состоянии),на выходе элемента 13 И-НЕ возникаетсигнал нулевого уровня, который,55поступая на вторые входы элементов Итретьей группы 11, блокирует запись.Таким образом, исключается возможность уничтожения несчитанной информации очередной записью. Если хотя бы в одном из регист" ров 1 имеется информация, подлежащая считыванию, то на второй вход элемен та 12 И поступает разрешающий сигнал единичного уровня с выхода элемента ИЛИ 14. Импульс чтения через элемент 12 И поступает на вторые входы элементов И второй группы.Если в ь-ом регистре имеется информация, то сигнал единичного уровня с выхода маркерного разряда поступает на второй вход -го элемента И первой группы. Если в данном цикле считывания -й регистр не опрашивался, то сигнал единичного уровня с ичверсного выхода х-го триггера 1 О через элемент задержки поступает на первый вход .-го элемента И первой группы 7. При выполнении двух указанных выше условий сигнал единичного уровня с выхода х-го элемента И первой группы 1 поступает на первый вход х-го элемента И второй группы 9 и на вход .-го элемента НЕ группы 8. Сигнал нулевого уровня с выхода 1-го элемента НЕ группы 8 поступает на третий вход 1.+1)-го элемента И второй группы 9, Сигнал единичного уров.ня на выходе -го элемента И второй группы 9 появится только в том слу" чае, когда на всех трех входах его присутствуют сигналы единичного уровня, т.е. при выполнении следующих условий: разрешено чтение данных; в х-ом регистре имеется информация; Ы)-й регистр либо не содержит информации, либо он уже опрашивался в данном цикле считывания.Сигнал единичного уровня с выхода 1.-го элемента И второй группы 9 поступает на первый вход -го триггера группы 10 и переводит его в состояние, когда на инверсном выходе сигнал нулевого уровня, а на прямом - единичного, Сигнал нулевого уровня с инверсного выхода х-го триггера поступает на первый вход (х)-го элемен" та И четвертой группы 15, где запрещает прохождение сигнала разрешения передачи информации иэ (-1)-го регистра через коммутатор 4. Сигнал единичного уровня с прямого выхода -го триггера группы 10 поступает на второй вход х-го элемента И четвертой группы 15, на втором входе которого сигнал единичного уровня с инверсного выхода (ь+1)-го триггера группы 10Сигнал единичного уровня с выхода х-го элемента И четвертой5 15 группы 15 поступает на -й вход управления коммутатора 4 и на вход установки в ноль маркера х-го регистра 1, Данный сигнал разрешает передачу информации из -го регистра через коммутатор 4 на выход устройства и переводит разряд маркера ь-го регистра 1 в нулевое состояние, Сигнал нулевого уровня с инверсного выхода х-го триггера группы 10 через 1-й элемент задержки группы 16 (время задержки равно длительности импульса чтения) поступает на первый вход "го элемента И первой группы 7 и блокирует поступление сигнала единичного уровня на первый вход х-го элемента И второй группы 9. Таким образом, исключается воэможность повторного обращения к -ому регистру 1 в данном цикле считывания.Указанная организация управления считыванием обеспечивает последовательное считывание данных из регистров 1, начиная (в общем случае) с первого.Формирование сигнала единичного уровня, разрешающего считывание дан" ных из и-го (последнего) регистра 1 (сигнал единичного уровня на выходе и-го элемента И второй группы 9), означает окончание цикла считывания. Сигнал единичного уровня с выхода и-го элемента И второй группы 9 поступает на вторые входы триггеров группы 10 и переводит их в состояние, когда на инверсных выходах. сигналы единичного уровня, а на прямых выходах - нулевого. Таким образом, разрешается очередное обращение к регистрам 1, начиная с первого.Если ни в одном из регистров 1 нет информации, подлежащей считыванию, то сигналы нулевого уровня с выходов маркерных разрядов регистров 1 поступают на входы элемента 14 ИЛИ. Сигнал нулевого уровня с выхода элемента 14 ИЛИ поступает на второй вход элемента 12 И и блокирует прохождение импульса чтения. Таким образом, исключается возможность считывания недостоверной информации. Если бы импульс считывания присутствовал на входах элементов И второй группы 9 постоянно, то не исключалась бы веро" ятность подключения выходов регистров 1 к выходу устройства при неустановившемся процессе замещения информации в регистрах 1 (маркерный раз 64695 6ряд 1, состояние некоторых другихеще не соответствует вновь принимаемой информации). Естественная задержка при прохождении сигнала через элемент 14 ИЛИ, элемент 12 И обеспечивает то, что к моменту подключениявыходов регистров 1 к выходу устройства процесс замещения информации вних завершается.Процессы записи и считывания могутпроходить параллельно. В качествепримера рассмотрим одну из возможныхситуаций - все регистры 1 заполненыинформацией.По импульсу чтения в первую очередь считывается информация из первого регистра 1.20 Счетчик 2 при наличии освободившегося регистра 1 по очередному импульсу записи переходит из состояния и в состояние 1, на основании чего дешифратор 3 формирует сигнал разреше ния приема информации в первый регистрВ это же время по очередному импульсу чтения возможно считывать информацию.иэ второго регистра 1 и т.д.30Формула изобретенияБуферное запоминающее устройство,содержащее регистры, счетчик, дешифратор, коммутатор, соответствующие информационные входы групп которого соединены с соответствующими выходами регистров, выходы счетчика подключены к входам дешифратора, выходы комму татора являются информационными выходами устройства, о т л и ч а ющ е е с я тем, что, с целью повыше ния быстродействия и достоверности работы, в устройство введены четыре группы элементов И, группа элементов НЕ, группа триггеров, группа элементов задержки, элемент И, элемент И-НЕ, элемент ИЛИ, входы которого соединены с входами элемента И-НЕ, соответст вующими выходами маркерных разрядоврегистров и с вторыми входами элементов И первой группы, первые входы которых соединены с выходами соответствующих элементов задержки группы, вхо ды которых подключены к инверсным выходам соответствующих триггеров группы и первым входам соответствующих элементов И четвертой группы, выходы элементов И первой группысоедине1564695 Составитель Ю. Сычев,Редактор А. Чолинич Техред М.Дицык Корректор С, Певкун Заказ 1164 Тираж 482 Подписное РцИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раущская наб., д. 4/5 Пройзводственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина,101 ныхас первыми входами соответствующих элементов И второй группы и с входами соответствующих элементов НЕ группы, выод д-го элемента НЕ группы (где5 1.=1,2п, и - информационная емкоать устройства) подключен к третьему входу (1+1)-го элемента И второй грппы, вторые входы элементов И второ группы соединены с выходом элемесута И, выходы элементов И второй группы подключены к первым входам соответствующих триггеров группы, вторые входы которых соединены с выходами и-го элемента И второй группы, п-м входом управления коммутатора и водом установки в цОц маркерного разряда и-го регистра, прямой выход хго триггера группы соединен с вторь 1 м входом 1-го элемента И четвертой20 группы, выход которого подключен к 1-му входу управления коммутатора ивходу установки в 0" маркерногоразряда -го регистра, выходы,дещифратора соединены с. входами синхронизации соответствующих регистров, выход элемента И-НЕ подключен к вторымвходам элементов И третьей группы,первый вход первогоэлемента И третьей группы является входом записиустройства, выход первого элемента Итретьей группы соединен с входомсинхронизации счетчика, первые входыдругих элементо И третьей группыявляются информационными входами устройства, выходы других элементов Итретьей группы соединены с информационными входами регистров, выходэлемента ИЛИ соединен с вторым входом элемента И, первый вход которогоявляется входом чтения устройства.