Устройство нисневича для контроля двоичной информации

(51) Н АВТОРС ССР07,87.ОНТРОласти п Ф ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОбРЕТЕНИЯМ И ОЧЯРЫТИЯМПРИ ГКНТ СССР У СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО НИСНЕВИЧА ДЛЯЛЯ ДВОИЧНОЙ ИНФОРИАЦИИ(57) Изобретение относится к овычислительной техники и технириема/передачи данных и можетменяться для повышения достове 2ти приема последовательной информации. Целью изобретения является повышение достоверности устройства Устройство для контроля двоичной информации содержит регистр 1 сдвига буферный регистр 2, генератор 3 импульсов, делитель 4 импульсов, счетчик 5 импульсов, Р-триггеры 6-8, дешифратор 9, регистр 1 О, элемент ИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элементы И 13-16, Т-триггеры 17, 18, группу 19 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ 20. 1 ил.Изобретение относится к вычислительной технике и технике приема/передачи данных и может применятьсядля повышения достоверности приемапоследовательной инФормации.Целью изобретения является повышение достоверности устройства,На чертеже представлена функциональная схема устройства.1 ОУстройство для контроля двоичнойинформации содержит регистр 1 сдвига, буферный регистр 2, генератор3 импульсов, делитель 4 импульсов,счетчик 5 импульсов, П-триггеры 6-8,дешиФратор 9 регистр 10, элементИЛИ 11, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1 2,.элементы И 1 3-1 6, Т-триггеры 17 и 1 8,группу 19 элементов ИСКЛЮЧАЮЩЕЕ ИЛИи элемент НЕ 20, на чертеже также пока-,заны первый (инверсный) 21 и второй(прямой) 22 информационные входы,управляющий вход 23 (строба очисткибуфера), информационные выходы 24,первый 25 (признак заполнения буфера),25и второй 26 (признак невосстановленной ошибки) управляющие выходы 25 и26 устройства,Устройство работает следующимобразом,30Последовательный код входной информации поступает с буферов согласователей дифференциального канала(на схеме не показаны) на прямой 22и инверсный 21 входы устройства. В35состоянии ожидания приема информациина выходе переполнения счетчика 5 бу 3дет уровень логической единицы. Уровень логической единицы на прямомвходе 22 подтверждает состояние ожидания устройства. Стартовый бит (уровень логического нуля на прямом входе) разблокирует работу делителя4 и в случае достаточной длительности (более половины заданной длительности импульса одного бита) устройство начинает прием последовательнойинформации в регистр 1, Каждый принятый бит подсчитывается в счетчике 5и, когда число превысит заданное, на50выходе переполнения счетчика 5 появится уровень логической единицы. Еслипередаваемая последовательность завершена, то уровень логической единицы на прямом входе 22 подтвердит этои через элемент 15 заблокирует работу55делителя 4, Прием информации прекращается до появления нового стартового бита,Передний фронт сигнала переполнения устанавливает Р-триггер 7 в единичное состояние и, если 0-триггер 6будет сброшен, импульс с выхода генератора 3 через элемент 16 записьвает в буФерный регистр 2 выдаваемуюна выходы 24 информацию. При этомтот же импульс записи с выхода элемента 16 сбрасывает Р-триггер 7 иустанавливает в единичное состояниеР-триггер. Уровень логическойединицы на выходе 25 является признаком заполнения буфера, 0-триггер 6сбрасывается только после приходастроба очистки буФера по входу 23,подтверждающему перезапись содержимого буферного регистра 2 во внешнееустройство, после чего уровень логической единицы с инверсного выходаП-триггера 6 разрешает запись в буферный регистр 2 новой информации.Контроль информации по модулюдва и ее исправление производитсяследующим образом,Импульсы приема информации свыхода делителя 4 поступают на элемент И 3, и в случае приема единицыона проходит на синхровход счетноготриггера 1 7. В случае, если число единиц в принимаемой последовательностинечетно, на выходе Т-триггера 17 будет уровень логической единицы, свидетельствующий об отсутствии ошибкичетности (этим осуществляется конт-роль четности по модулю два), Иначе,на выходе Т-триггера 17 будет уровень логического нуля, который черезэлемент ИЛИ 11 может разблокироватьработу дешифратора 9 кода бита ошибкнеОшибочный бит в предлагаемом устройстве выявляется путем сравнениялогических уровней в прямого 22 иинверсного 21 информационных входов устройства на элементе ИСКЛЮЧАЮЩЕЕИЛИ 12. Если уровни совпадают, то это признается ошибкой, таккак в нормальном режиме сигналы должны быть противоположных уровней,т.е. не совпадать. Момент совпадениястробируется на элементе 14 импульсом приема информации с выхода делителя 4, и в регистр 10 записывается код номера принятого бита информации. Этот код разблокированным дешифратором 9 будет преобразован в управляющий потенциал на соответствующемвыходе, что приводит к инвертирова48848 6 20 25 30 35 40 45 50 55 5 15 нию логического уровня ошибочного бита в регистре 1, На вход буферного регистра 4 с выходов элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы 19 поступает уже исправленная, восстановленная информация. Восстановления не требуется в случае отсутствия ошибок при приеме или искажения уровня на инверсном входе 21, Поэтому уровень логической единицы с выхода Т-триггера 17 через элемент ИЛИ 11 блокирует работу дешифратора 9, и принятая информация с выходов регистра 1 без изменений записывается в буферный регистр 2.Обнаружение ошибок двойной и большей кратности осуществляется путем подсчета числа совпадений логических уровней на входа 21 и 22, выявляемых элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 12 и стробируемых на элементе И 14. Импульсы с выхода элемента И 14 поступают на счетный вход Т-триггера 18, Если совпадений было меньше двух (т.е. ни одного или только одно), то на синхровходе 0-триггера 8 за все время контроля не -появляется ни одного фронта записи логической единицы с его Р-входа, В противном случае хотя бы один записывающий перепад логического уровня на инверсном выходе Т-триггера 18 обеспечит переключение П- триггера 8 в состояние единицы. При этом на выходе 26 формируется уровень логического нуля, свидетельствующий о приеме информации с большим числом ошибок, восстановить которые устройство не может. Сигнал логической единицы с прямого выхода триггера 8 через элемент ИПИ 11 блокирует работу дешифратора 9.В момент записи принятой информации в буферный регистр 2 импульсом на выходе элемента И 16 производится сброс Т-триггеров 17 и 18 и В-триггера 8. Для этого импульс на выходе элемента И 16 инвертируется элементом НЕ 20.Запись неверной инФормации в буферный регистр 2 и извещение об этом внешнего устройства производится для того, чтобы оставить внешнему устройству возможность восстановления данной информации другими методами.При нежелательности этого остается возможность прямого соединения выхода 26 признака невосстанавливаемой ошибки с В-входом триггера 6, на который в ином случае (как это и описано) подается постоянный уровень логической единицы. Укаэанное соединение препятствует формированию признака заполнения буфера на выходе 25 и соответственно последующему считыванию принятой с невосстанавливаемнми ошибками информации.Устройство не может исправлять более одной ошибки в,посылке но обнаруживает любое их количество Фиксация невосстанавлнваемого числа ошибок производится при их превьппении единицы (т.к. 4 ве ошибки уже не восстанавливаются). Формула изобретения Устройство для контроля двоичной информации, содержащее генератор импульсов, выход которого соединен с первым входом первого элемента И и первым входом делителя импульсов, выход которого соединен с входом счетчика импульсов и первыми входами второго и третьего элементов И регистра сдвига, выходы разрядов которого соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с соответствующими первыми входами буФерного регистра, выходы разрядов которого являются информационными выходами устройства, выходы разрядов счетчика импульсов соединены с соответствующими первыми входами регистра, выходы разрядов которого соединены с соответст-вующими первыми входами дешифратора, выходы которого соединены с вторыми входами соответствующих элеметов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход переноса счетчика импульсов соединен с первым входом четвертого элемента И и, первым входом первого П-триггера второй вход которого подключен к шине логической единицы,. выход соединен с вторым входом первого элемента И, выход которого соединен с вторым входом буферного регистра, третьим входом первого П-триггера и первым Входом Второго П триггера Второи вход которого подключен к шине логической единицы, инверсный выход соединен с третьим входом первого элемента И, выход четвертого элемента И соединен с вторыми входами делителя импульсов и регистра, выход, второ-,го элемента И соединен с первым входом первого Т-триггера, элемент.Тираж 655 Заказ 145 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/511 роизводственно-издательский комбинат "Патент", г,ужгород, ул. Гагарина, 101 ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторым входом третьего элеМента И, выход которого соединен с третьим входом регистра, первый5 вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является первым информационным входом устройства, вторые входы регистра сдвига, второго и четвертого элементов И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ объединены и являются вторым информационным входом устройства, третий вход и прямой выход второго 0-триггера являются соответственно управляющим входом и первым управляющим выхо дом устройства, о т л и ч а ю щ е е - с я тем, что, с целью повышения достоверности устройства, в него введены элемент ЙЕ, второй Т-триггер, третий 0-триггер и элемент ИЛИ, выходкоторого соединен с вторым входомдешифратора, вход элемента НЕ подключен к выходу первого элемента И, выход соединен с вторым входом первогоТ-триггера и первыми входами второгоТ-триггера и третьего П-триггера,второй вход которого подключен кшине логической единицы, прямой выход соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу первого Т-триггера, второй вход второго Т-триггера подключен к выходу третьего элемента И, инверсный выход соединен с третьимвходом третьего Р-триггера,: инверсный выход которого является вторымуправляющим выходом устройства.