Преобразователь параллельного кода в последовательный
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
СОЮЗ СО 8 ЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН А 1 И 9/00 51 5 ОПИСАНИЕ ИЗОБРЕТЕНИ ец 983.ССР ЛЬНОГО(57) тике жет б мена ваемо система обдавь использованформацией с кода. Целью тролем побретени ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕКОДА В ПОСЛЕДОВАТЕЛЬНЫИ зобретение относится к автомавычислительной технике и мо,801547076 ляется повьппение достоверности преобразуемого кода. Преобразователь содержит генератор 1 импульсов, первыйи второй счетчики 2 и 3, схему 4 сравнения, коммутатор 5, блок 6 памяти,первый - третий элементы И-НЕ 7-9,первьп и второй регистры 10 и 1 1сдвига, деюифратор 12 нуля, первьп 1 -третий триггеры 13-15, элемент ИЛИ16, первую и вторую группы элементовРАВНОЗНАЧНОСТЬ 17 и 18, первый ивторой генераторы 19 и 20 одиночныхимпульсов, первый и второй элементы21 и 22 задержки, элемент НЕ 23,тактовый и информационные входы 24 и25, входы 26-28 пуска, записи и сброса, информационньп 1 29 и контрольный30 выходы. 1 ил.Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах обмена информацией с контролем передаваемого кода.Целью изобретения является повышение достоверности преобразуемого кода.На чертеже представлена Функциональная схема преобразователя.Преобразователь содержит генератор 1 импульсов, первый 2 и второй 3 счетчики , схему 4 сравнения, коммутатор 5, блок б памяти, первый - тре:",5 1 тий элементы фИ-НЕ 7, 8 и 9, первый 10 й второй 11 регистры сдвига, дешифратор 12 нуля, первый - третий триггеры 13, 14 и 15, элемент ИЛИ ,16, первую 17 и вторую 18 группы эле мевтов РАВНОЗНАЧНОСТЬ, первьп 1 19 и второй 20 генераторы одиночных импульсов, первый 21 и второй 22 элементы задержки, элемент. НЕ 23, тактовый 24 и информационные 25 входы, 25 входы 26, 27 и 28 пуска, записи и сброса, информационный 29 и контрольный 30 выходы.Преобразователь работает следующим образом.30Перед программированием на вход 28 ,сброса преобразователя подается сигна;1. сброса на первьд счетчик 2 и триггер 13, заставляя последний переключаться на режим программирования, при котором сигнал с его единичного выхода, по "35 подаваемый на вход коммутатора 5, заставляет последний подключить выходы первого счетчика 2 к входам выборки адресов блока 6 памяти, а сигнал с нулевого выхода триггера 13 отключает выходы второго счетчика 3 от входом выборки адресов блока 6 и заставляет генератор 1 прекратить выдачу импульсов. Программирование заключается в том, что на входы 25 преобразователя кода подается и-разрядное слово в пареллельном коде, которое при подаче на вход 27 записи сигнала записи записывается в ячейку блока 6 с нулевым адресом, причем в нулевой разряд блока 6 записывается "О". По переднему Фронту сигнала записи генератор 20 генерирует одиночный импульс, сбрасывающий триггеры 14 и 15, а элемен 55 том 22 задержки этот одиночный. импульс сдвигается на время, достаточное для завершения переходных процессов в блоке 6 памяти, второй группе 18 элементов РАВНОЗНАЧНОСТЬ и элементе И-НЕ 9и подается на С-вход триггера .15, вырабатывающего на своем единичном выхо"де сигнал достоверности произведеннойзаписи: при поразрядном сравнении сигналов, присутствующих на входах и выходах блока 6 памяти, осуществляемомдвухвходовыми элементами РАВНОЗНАЧНОСТЬ второй группы 18 элементов РАВНОЗНАЧНОСТЬ, на выходах последних вслучае правильности произведенной записи Окажутся "1", которые, пройдячерез элемент И 9, подадут сигнал "0"на Э-вход триггера 15, единичньп выход которого окажется равным "0", вслучае неправильной произведенной записи по крайней иере на. одном из выходов двухвходовых элементов второйгруппы 18 элементов РАВНОЗНАЧНОСТЬокажется "0", что послужит причинойподачи на 0-вход триггера 15 "1", иединичный Выход его установится в ет,ничное положение. При подаче в процессе программирования на вход первогосчетчика 2 импульса последний увеличивает свой выходной код на единицу, который через коммутатор 5 подается навходы выборки адресов блока б,Таким образом, блок 6 подготавливается для записи второго слова в ячейку с адресом, равным единице. Запи .ьвторого слова в блок б и определениедостоверности записи производятся ана"логично описанному, причем в нулевойразряд блока 6 снова записывается "0",Таким образом, массив данньрс в параллельном коде, состоящий из данногочисла слов, записывается в ячейки блока 6, причем в нулевые разряды послед.него всегда записывается "0" независимо от кодовой комбинации, составшяющей информационное слово. После записи в блок б последнего слова массива данных на вход первого счетчика2 подается импульс и преобразователькода оказывается готовым к преобразованию занчсанного массива данных.Дпя запуска режима преобразованияна вход 26 преобразователя подаетсяотрицательный импульс, которьп. поступает также на второй Вход элементаИ-НЕ 7, на сброс второго счетчика 3и на вход установки в "1" триггера13, логические сигналы на выходах которого, подаваемые на вторые входшкоммутатора 5, изменяются на противоположные, отключая входы выборки адресов блока 6 от выходов первого счетПерепад с уровня "1" на уровень "О" на выходе дешифратора 12 нуля, проходя также через элемент 21 задерж. ки, подается на вход второго счетчика 3 и заставляет его увеличить номер ячейки блока 6 памяти на 1, т.е. ны ставить на выходах блока 6 параллельный код, соответствующий второму слову, при этом в нулевом разряде сохра" няется сигнал "0". Этот же перепад, пройдя через элемент И-НЕ 70 перево- . дит регистр 1 О сдвига в режим записи. На выходах регистра 10 сдвига появляется второе слово, а сигнал "0" в нулевом разряде обеспечивает на выходе дешифратора 12 нуля появление перепада с уровня "0" на уровень На обоих входах элемента И-НЕ 7 оказываются уровни "1", а на выходе- уровень "0", переводящий регистр 10 сдвига в режим сдвига, начинается пре. образование второго слова, и описанный процесс повторяется. По окончании преобразования последнего слова выходной код второго счетчика 3 оказы. вается одинаковым с выходным кодом первого счетчика 2, т.е. число преобразованных слов становится равным числу слов, записанных в блок 6 при программировании. На выходе схемы 4 сравнения, сравнивающей выходные коды первого и второго счетчиков 2 н 3, появляется сигнал, устанавливающий триггер 13 в исходное состояние, соответствующее режиму программирования, т.е. преобразователь кодов устанавливается в исходное состояние. 5 1547076 чика 2 и подключая их к выходам второго счетчика 3. Так как второй счетчик 3 импульсом сброса обнуляется по выходам, то на выходы выборки адресов через блок 6 поступает нулевои код,5 соответствующий адресу нулевой ячей" ки блока 6 памяти. Таким образом, на вход регистра 10 сдвига с блока 6 подается параллельный код, соответствующий первому слову, а также "0" в нулевом разряде.Поступивпий на второй вход элемента И-НЕ 7 пусковой импульс на время его действия переводит регистр 10 сдвига в режим записи, и на вькоде последнего появляется параллельный код, соответствующий первому слову, а также "О" в нулевом разряде, старший разряд (и-й) слова присутствует на . 20 выходе и-го разряда регистра 10 сдвига. Снимаемый с нулевого разряда ре" гистра 10 сдвига "О" независимо от кода слова поддерживает на выходе дешифратора 12 нуля сигнал "1", который, 25 будучи поданным на первый вход элемента И-НЕ 7, совместно с восстановившейся после нулевого импульса "1" на втором его входе, устанавливает на его выходе, а следовательно, на выхо де выбора режима регистра 10 сдвига сигнал "О", переводящий регистр 10 сдвига н режим, сдвига. После установки триггера 13 поступающие с генератора 1 импульсы продвигают записанную в регистре 10 сдвига информацию к выходу 29 преобразователя кода, осуществляя преобразование параллельного кода и последовательный, снимающийся с выхода 29 преобразователя кода, а 40 также воспроизведение снимаемого кода в регистре 11 сдвига, так как его информационный вход соединен с выходом старшего (и-го) информационного разряда регистра 10 сдвига. После каж-.45 дого такого импульса записанный в нулевом разряде регистра 10 сдвига сигнал "0" при этом также перемещается к выходу 29, поддерживая на выходе дешифратора 12 нуля сигнал "1". При 50 этом разряды регистра 10 сдвига заполняются "1". После преобразования первого (последнего по съему) разряда слова на всех входах дешифратора 12 нуля оказываются сигналы "1", а на вью 55 ходе - сигнал "О". Перепад с уровня "1" на уровень "0", происходящий благодаря инвертору 23, по срезу импуль-. са сдвига, подаваемого на один из входое Пеннфратора 12 нуля, подается наС-нход триггера 14. На его входе вэтот момент присутствует результат поразрядного сравнения сигналов на ныходе блока, 6 памяти и на выходе регистра 11 сдвига, получаемый с помощьюэлементов РАВНОЗНАЧНОСТЬ первой группы .17 сигналы на выходах которых равны "1" при совпадении значений сравниваемых разрядов. Если на входах одного из элементов РАВНОЗНАЧНОСТЬ значения сравниваемых разрядов окажутсяразличными, то на его выходе сигналокажется равным "0", которьйр пройдя через элемент И-НЕ 8 станет равным"1", и, пройдя через элемент ИЛИ 16,поступит на 0-вход триггера 14, создавая условия для установки единичного выхода триггера, что сигнализируетоб ошибке в преобразовании,1547076 Формула изобр ет ения Преобразователь параллельного кода в последовательньй, содержащий блок памяти, информационные входы и вход з писи которого являются соответств нно информационными входами и вхом записи преобразователя, выходы б ока памяти соединены с одноименнывходами первого регистра сдвига, в оды младших и разрядов которого и дключены к одноименным входам дешифртора нуля, выход (и+1)-го разряда первого регистра сдвига является выходом преобразователя, первый счетчик, сЧетный вход которого является гактовым входом преобразователя, вход сброса первого счетчика объединен с г рвым нулевым входом триггера и явгяется входом сброса преобразователя, ;,ыходы первого счетчика соединены с 1 соответствующими первыми входами ком:.утатора и схемы сравнения, выход коорой соединен с вторым нулевым вхо- д 4 ом триггера, выходы которого соедиены с соответствующими вторыми вхоами коммутатора, второй счетчик, ход сброса которого объединен с перфг 1 входом первого элемента И-НЕ и 4 дипичным входом первого триггера и -л, е.:. входом пуска преобразователя, выходы второго счетчика соединенысоответствующими третьими входами . коммутатора и вторыми входами схемы равнения, выходы коммутатора соедине-ы с соответствующими адресными входа1 блока памяти, счетный вход второго четчика объединен с вторым входом г первого элемента И-НЕ, выход которого О соединен с входом режима первого регистра сдвига, генератор импульсов, Выход которого соединен с тактовым Входом первого регистра сдвига, о т - л и ч а ю ц и й с я тем, что, с целью повышения достоверности преобразу" емого кода, в преобразователь введены две группы элементов РАВНОЗНАЧНОСТЬ и второй и третий элементы И-НЕ, элемент ИЛИ, генераторы одиночных импульсов, элементы задержки, элемент НЕ, второй и третий триггеры и второй регистр сдвига, последовательный входкоторого соединен с выходом и-го разряда первого регистра сдвига, тактовый вход объединен с входом элементаНЕ и подключен к выходу генератора импульсов, управляющий вход которогосоединен с инверсным выходом первоготриггера, выход элемента НЕ соединенс входом дешнфратора нуля, выход которого соединен с входом первого элемента задержки и сходом первого генератора одиночных импульсов, выход которого соединен с С-входом второготриггера, инверсный выход которогосоединен с его инверсным единичнымвходом выход первого элемента задержки соединен с входом обнуления второго счетчика, выходы второго регистрасдвига соединены с первыми входами соответствующих элементов РАВНОЗНАЧНОСТЬпервой группы, вторые входы которыхобъединены с первыми вхоцами соответствующих элементов РАВНОЗНАЧНОСТЬ в"орой группы и соединены с соответствующими выходами блока памяти, выходыэлементов РАВНОЗНАЧНОСТЬ первой группы соединены с входами второго элемента И-НЕ, выход которого соединен спервым входом элемента ИЛИ, выход которого соединен с 0-входом второготриггера вторые входы элементов РАВНОЗНАЧНОСТЬ второй группы соединены ссоответствующими информационными входами блока памяти, выходы соединены ссоответствующими входами третьегоэлемента И-НЕ, выход которого соединен с Э-входом третьего триггера, инверсный выход которого соединен с егоинверсным единичным входом, прямойвыход третьего триггера соединен свторым входом элемента ИЛИ, вход второго генератора одиночных импульсовсоединен с входом записи блока памяти,выход второго генератора одиночных импульсов соединен с инверсными нулевымн входами второго и третьего триггеров и входом второго элемента задержки, инверсный вьгход которого соединенс С-входом третьего триггера, прямойвыход второго триггера является контрольным выходом преобразователя,
СмотретьЗаявка
4328426, 05.10.1987
ПРЕДПРИЯТИЕ ПЯ А-3697
СЕВАСТОВ ЛЕОЛЬ ИРАКЛИЕВИЧ, КУЗНЕЦОВ ВИКТОР ВЛАДИМИРОВИЧ
МПК / Метки
МПК: H03M 9/00
Метки: кода, параллельного, последовательный
Опубликовано: 28.02.1990
Код ссылки
<a href="https://patents.su/4-1547076-preobrazovatel-parallelnogo-koda-v-posledovatelnyjj.html" target="_blank" rel="follow" title="База патентов СССР">Преобразователь параллельного кода в последовательный</a>
Предыдущий патент: Преобразователь кодов
Следующий патент: Устройство для исправления стираний
Случайный патент: Экзотермическая смесь для легирования металла