Устройство для вычисления функций z = и z =

(51 )5 С 0 ГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСНОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕЦИЙ г,=язеп агсйц у/х И г = соя а тельной техн ычисления дл сп лизированточностиской погр н введены два реги зователя дополни мой, блок сравне выделения приори два логарифмирую вычитатель, блок и Функций, сумма использоваться д о СССР1979.СССР1979.НИЯ ФУНКтсС 8 у/х ии функции г ифровой обраб) Изобретение относится к вычис и второй 16 сдвигатели, первый 17 и второй 18 логарифмирующие преобразователи, вычитатель 19, блок 20 памяти функций, сумматор 21, первый 22 и второй 23 регистры результата, первый 24 и второй 25 выходы устройства.Работа устройства описывается следующими математическими отношениями: относится к вычислие и предназначено,цляв специализированных Изобретениельной техни использования ЦВМ для вычисл ения элементарных футения - повышение топредставлена структуойства,х шах 11 х,У 1)ш 1 пх 1,епС 1 оВд х,;)фЭ2 ь,1 оя а1 оя Ъ;а, - Ъ,;я 1 п а и с А В бесед 2 гсС 8 2 Цель иэобрености,На чертеженая схема устрУстройствовторой 2 входыписи аргументазаписи первоготатов, регистр8 аргументов,преобразователв прямой, блокпамяти признаблок 14 выделе содержит первыи 1 аргумента, вход 3 эавход 4 строба, входы 5 и второго 6 резульы первого 7 и второго первый 9 и второй 10 и дополнительного кода11 сравнения, блок 12 ков, коммутатор 13, ния порядка, первый 15 ике и предназначеноначений Функций в ных ЦВИ, С целью повыа счет устранения меешности в устройствостра, два преобрательного кода в пряния, коммутатор, блоктета, два сдвигателя,щих преобразователя,и памяти признаковтор, Устройство можетля нахождения значег в процессорах ки сигналов. 1 ил.1539771 если 1 У 1 1 У 1)1 У 1у 1, ,1 У 1у 1)1 у 1 1 уА в в А У -.О,у)О,у 0,у О,)х ЪО,х О,х О,В, А, -А, -в1 х 1 х 1 х 1 х если если если если если если если-АУА,в,Устройство работает следующим образом.Операнды входных чисел х и у,представленные в виде двоичного параллельного дополнительного кода (иразрядов Мантиссы и 1 разряд знаковый) с Фиксированной запятой, поступают соответственно на входы 1 и 2устройства и заносятся в регистры 7и 8 соответственно по сигналу с входа 3, с выходов регистров 7 и 8 ман"тиссы чисел х и у поступают на информационные входы соответственно 25первого 9 и второго 10 преобразователей дополнительного кода в прямой,управляют работой которых знаковыеразряды операндов х и у. С выходовпервого 9 и второго 10 преобразователей дополнительного кода в прямойоперанды чиселх 1 и у поступаютна входы блока 11 сравнения и информационный вход коммутатора 13. Блок11 сравнения определяет, какое из чисел больше, и своим выходным сигналомуправляет работой коммутатора 13. Последний построен так, что на его первом .выходе появлется операнд, соответствующий большему числу (х,), ана втором выходе - операнд, соответствующий меньшему числу (у). С первого и второго выходов коммутатора 13операнды чисел х,и у, поступают на информационные входы первого 15 и второго 16 сдвигателей соответственно. Одновременно ш старших разрядов числах поступают на вход блока 14 выделе"ния порядка, на выходе которого обра, зуется двоичный параллельный код номера старшего значащего разряда числа х который управляет работой первого 15 и второго 6 сдвигателей Свыходов первого 15 н второго 16 сдвигателей 1-разрядные операнды а и Ьпоступают на входы соответственно55первого 17 и второго 18 логарифмирующих преобразователей, с выходовкоторых операнды чисел а, и Ь поступают соответственно на входы вычитателя 19. Количество ш старших, разрядов числа х , поступающих на1вход блока 14 определяется из соот- ношения ш=пс.Блок 14 выделения порядка совместно с первым сдвигателем 15 производит сдвиг так, чтобы на выходе первого сдвигателя 15 старшая значащая цифра числа х находилась в старшем разряде (за исключением случая, когда ш или более старших разрядов числа х являются нулями, при этом сдвиг производится на ш разрядов влево). С вы- . ходов знаков регистров 7 и 8 знаковые разряды чисел х и у поступают соответственно на первый и второй адресные входы блока 12 памяти признаков, на третий адресный и разрешающий входы которого поступают сигнал с выхода блока 11 сравнения и стробирующий.сигнал с входа 4 соответственно. С выхода вычитателя 19 операнд числа поступает на вход блока 20 памяти функций, который производит преобразование информации в соответствии с функциональными зависимостями А=в п агсСд 2 " и В = сов атс 8 2 в зависимости от сигнала блока 12. Операнды чисел А и Б (Я разрядов) с выхода блока 20 памяти Функций последовательно поступают на вход второго слагаемого сумматора 21, на вход первого слагаемого которого подается лог. "0", а на вход режима - сигнал с выхода блока 12. Блоки 12, 20 и 21 работают в соответствии с выражением (2), Запись значений в регистры 22 и 23 производится по сигналам, поступающим на входы регистров с входов 5 и 6. Выходы регистров 22 и 23 соответственно являются сииусным 24 и косинусным 25 выходами устройства.Введение в устройство блока 14 выделения порядка позволяет расширить диапазон представления входных чисел39771 5 15 устройства без увеличения входной разрядной сетки первого 17 и второго 18 логарифмирующих преобразователей. При этом точность устройства и коли- честно ш старших разрядов, подаваемых на вход блока 1.3, определяется минимальным количеством значащих разрядов большего из аргументов. аргументов и соответственно первыми вторым адресными входами блока памяти признаков, третий адресный входкоторого соединен с выходом блокасравнения и управляющим входом коммутатора, первый и второй информационные входы которого соединены свыходами соответственно первого и вто10 15 Повышение точности обеспечивается отсутствием в алгоритме методической погрешности,формула изобретения Устройство для вычисления функций г,=вп агсС 8 у/х и я=сов агсСд у/х содержащее регистр первого аргумента, регистр второго аргумента, два сдвигателя, два регистра результата, сумматор, причем вход первого аргумента устройства соединен с информационным входом регистра первого аргумента, вход второго аргумента устройства соединен с информационным входом регистра второго аргумента, выход сумматора соединен с информационным входом первого регистра результата, о тл и ч а ю щ е е с я тем, что, с целью повышения точности, в него введены блок сравнения, два преобразователя дополнительного кода в прямой, блок памяти признаков, коммутатор, блок выделения порядка, первый и второй логарифмирующие преобразователи, вычитатель и блок памяти функций, причем вход записи аргументов устройства соединен с входами разрешения записи регистров первого и второго аргументов, выходы которых соединены с информационными входами соответственно первого и второго преобразователей дополнительного кода в прямой, управляющие входы которых соединены с выходами знаковых разрядов регистров соответственно первого и второго 25 30 35 40 45 рого преобразователей дополнительногокода в прямой и входами соответственно первого и второго операндов блокасравнения, стробирующий вход устройст.ва соединен с входом разрешения чтения блока памяти признаков, выходыполя признака функции и поля признака режима которого соединены соответственно с входом выбора функции блока памяти функций и входом задания режима сумматора, первый и второй информационные входы которого соедине-,ны соответственно с входом логического нуля устройства и выходом блока памяти функций, адресный вход которых соединен с выходом вычитателя,входы уменьшаемого и вычитаемого которого соединены с выходами соответственно первого и второго логарифмирующих преобразователей, входы которых соединены с выходами соответствующих сдвигателей, информационныевходы которых соединены с выходамисоответственно большого и меньшегооперандов коммутатора, выход большего операнда которого соединен с входом блока выделения порядка, выходкоторого соединен с управляющими входами первого и второго сдвигателей,выход сумматора соединен с информационным входом второго регистра результата, входы записи первого и второго результатов устройства соедине-ны с входами разрешения записи соответственно первого и второго регистров результата, выходы которых соединены с соответствующими выходами устройства..11 етро аказ 219 аж 5 Подписно ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКИТ СС 113035, Москва, Ж, Раушская наб., д. 4/5 роизводственно-издательский комбинат "Патент", г. Ужгород,Гагарина, 10 Составитель А. Техред М.Дидык рин Корректор Э,Лончакова