Приемник многочастотных сигналов

. ".01 ЭЗНАЯЕОИАЯ ПИСАНИЕ ИЗОБРЕТЕНИ стиьской СССР985,СИГНАотносится к э ретения - повыш ти, Приемник скт ни стоичиво ржит ГОсудАРСТВенный кОмитетпО иэОБРетениям и ОтнРытиямпРи Гннт сссР ВТОРСНОМУСОИДЕТЕЛЬСТВ(71) Киевский политехнический интут им. 50-летия Великой Октябрсоциалистической революции(57) ИзобретениелесвязиЦель изобе усилитель 1, полосовой фильтр 2, блокФильтров-интеграторов 3,-3 м,блок амплитудных детекторов 4 г 4 м, блок выбора5 максимального сигнала, эл-т ИЛИ бФормирователь 7 регистрирующих импульсов, Цель достигается введениемг-ра 8 импульсов, распределителя 9,блока аналоговых эл-тов памяти 10 ф10 м, блока сумматоров 11-11 м и вычислительного блока 12, При наличии статистической зависимости между передаваемыми сигналами достигается существенный выигрыш в помехоустойчивости. Приемник по п.2 Ф-лы отличаетсявыполнением вычислительного блока 12.1 з,п. Ф-лы, 2 ил.Изобрегение Относится к электросвязи и можег быть использовано всистемах телемеханики и передачи данных для приема сигналов многопозици 5онной частотной модуляции.Цель изобретения - повышение помехоустойчивости,На фиг.1 изображена структурнаяэлектрическая схема приемника многочастотных сигналов; на фиг,2 - структурная элекрическая схема вычислительного блока, входящего в его состав.Приемник многочастотных сигналовсодержит входной усилитель 1, полосовой Фильтр 2, блок 3 фильтров-интеграторов, блок ч амплитудных детекторов, блок 5 выбора максимальногосигнала, элемент 6 ИЛИ и формирователь 7 регистрирующих импульсов, атакже содержит генератор 8 импульсов,распределитель 9, блок 10 аналоговыхэлеме тов памяти, блок 11 сумматорови вычислительный блок 12, 25Вычислительный блок 12, входящийв состав приемника многочастотныхсигналов, содержит регистр 13 сдвига,шиФратор 1 ч, постоянный запоминающийблок 15 и цифроаналоговый преобрдзо 30ватель 16,Приемник многочастотных сигналов работдег следующим образом.Сиг ндл из кдндлд связи усиливается входным уг иг 1 и 1 елен 1 и за тем поступает на пог 1 осогзг Фильтр 2, выделяющий полосу рабочих час гот, отведенную данному устрои:тву, Далее сигнал поступает нд вход блока 3 Фильтров-ин 1 еграторов, согласованных с принимаемыми40 сигналами. Блок ч амплитудных детекторов выделне 1 О ибдющие выходных сиггалов бгокд 3 Фильтров-ин 1 егрдторов. Полученные огибающие поступают нд сост веге- дующие вторые входы блока 11 суммагор.,в, на первые входы кото- РОГО ПОСтУпДЮТ СИГНапц, СООТВЕТС 1 ВУЮ- щие значениям априорной вероятности поступления с ,волов данны", подкдндлов, которые вырабатывдются вычислительным блоком 12, Блоком 5 выбора50максима.1 ьного сигнал- производися проключение на выход подканала, суммарный сигнал которого максимальный в данный значащий момент времени, Сигналы с выхода блока 5 выбора мдксимд л ь ног О - и гнала выдаются получд гелю и нфор мд ци и, а также суммируются элементом 6 ИЛИ, Сигалы с выхода элемента 6 ИЛИ вызывают срдб,ываниФормирователя 7 регистрирующн.ц. импульсов, вырабатывающего си д, гзше.ния на блок 3 фильтров-интеграторов,По этому же сигналу происходит записьпринятого решения в выцислительныйблок 12 и через управляющий вход производится начальная установка распределителя 9. На тактовый вход рас,пределителя 9 поступает импульсная последовательность с генератора 8 ил 1 ПУЛЬСОВ, ВЫЗЫВаЮЩаЯ Г 1 ООЧЕРЕДг ОЕ Псяаление импульсов на его первых выходах. Этими импульсами производитсязапись сигналов априорной вероятности, полученных в вычислительном блоке 12, в ячейки блока 10 аналоговыхэлементов памяти,Полуцение сигналов априорной вероятности в вычислительном блоке 12происходит следующим образом,В конце каждого значащего моментавремени, т.е. в момент фиксации решения, в регистр 13 записывается комбинация с выхода блока 5 выбора максимального сигнала, состоящая из одной"1" и остальных "0", По записанномукоду на выходах шифратора 1 появляется соответствующая кодовая комбинация в параллельном виде, которая поступает на одни адресные входы постоянного запоминающего бпока 15, Нддругие его адресные входы поступ ютсигналы с распределителя 9, с:пответствующие номерам подкандлов приемни"ка,В постОЯННОм здпОчинающем блокс15 в цифровом коде записана информсция о знацениях натурдльнсн о логарифма априорных вероятностей появлениясигналов в подкдндлах,. ывдющдястатистическую за висимос 1 ь междупередаваемыми сигналамиПараллельный код, здкл, д:ий знацЕНИЕ НатураЛЬНПСО ПОГарН,М, дГ 1 риорной ьероятности текущег э подкачала,преобразуется в соответс" вующее напряжение цифроаналоговым пре г 5 Саэсгвдтелем 16 и поступает ча сиг дльн,йвход блока 10 аналоговых - ,;, ементовпамяги и записывается в соответсгвую"щую ячейку блока 10 аналоговых элементов памяти, Обновление информациио логариФме априорной вероятностипроисходит во время импульсз гашения, вьрабатываемого Формиоовдтег 1 емрегистрирующий импульсов с учетомтекущего принятого решения, Предлагаемый приемник может обеспечить существенный выигрыш в помехоустойчивости при наличии статистической зависимос 1 и между передаваемыми сигнал;.ь,. Расчеты показывают что этот выигрыш может достигать одного порядка по сравнению с прототипом, в котором статистическая зависимость не учитывается.Формула и з о б р е т е н и я1,Приемник,многочастотных сигна" лов, содержащий последовательно соединенные входной усилитель и полосовой фильтр, блок фильтров-интеграторов, блок амплитудных детекторов, блок выбора максимального сигнала и последовательно соединенные элемент ИЛИ и формирователь регистрирующих импульсов, выход которого подключен к управляющему входу блока Фильтров- интеграторов, сигнальный вход и выходы которого подключены соответственно к выходу полосового фильтра и входам блока амплитудных детекторов, причем входы элемента ИЛИ соединены с выходами блока выбора максимального сигнала, а вход входного усилителя являе 1 ся входом приемника, о т л и ч а ю щ и й с я тем, что, с целью повышения помехоустойчивости, введены последовательно соециненные генератор импульсов и распределитель, блок налоговых, элементов памяти, блок сумматоров " вычислительный блок, выход которого соединен с сигнальным в-:одом блока аналоговых элементов 33020 6памяти, управляющие входы и выходыкоторого соединены с соответствующим 11первыми выходами распределителя ипервыми входами блока сумматоров, вторые входы и выходы которого подключены соответственно к выходам блокаамплитудных детекторов и входам блокавыбора максимального сигнала, выходыкоторого подключены к информационнымвходам вычислительного блока, первыйуправляющий вход которого соединенс вторым выходом распределителя, управляющий вход которого соединен свыходом формирователя регистрирующихимпульсов и вторым управляющим входомвычислительного блока, при этом выходы блока выбора максимального сигнала являются выходами приемника, 202. Приемник по п.1, о т л и ч а ю -щ и й с я тем, что.вычислительный блок содержит регистр сдвига, шифратор, постоянный запоминающий блок и цифроаналоговый преобразователь, выход которого является выходом вычислительного блока, информационными входами которого являются информационные входы регистра сдвига, выходы которого подключены к входам шифратора, выходы которого подключены к первым входам постоянного запоминающего блока, выходы которого соединены с входами цифроаналогового преобразователя, при этом второй вход постоянного запоминающего блока и тактовый вход регистра сдвига являются соответ.твенно первым и вторым управляющими входами вычислительного блока,ираж 626го комитета по изобрет 5, Москва, Ж, Раушс Подиямя на ноеоткрытиям при ГКНТ С