Устройство для вычисления свертки

(19) (1 Е ИЭ Я ПИСА ЕТ ТЕЛЬ У ТОВ СКОМУ Уеп 1.И,1гс аггауоп1981.55-264,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(71) Институт проблем моделированияв энергетике АН УССР(56) Кцп Н.Т., Кцапе 1 МА гюо 1 ече 1 р 1 ре 1 гпед аувго 1аког сопчо 1 цг 1 опя, Ргос. СопГЛ,Я 1 яуза. апй соврцг., осг.Ярг 1 прег - 7 ег 1 а 8, 1981, р,2гд.4,Авторское свидетельство СССРИ 1401477, кл, С 06 Р 15/347, 1986. Изобретение относится к цифровымвычислительным машинам и может бытьиспользовано в самых различных областях народного хозяйства, где имеетсяпотребность в специализированных вычислителях на основе "тейлоровских"(Т) преобразователей,Цель изобретения - снижение аппаратурных затрат.На чертеже представлена схема устройства для вычисления свертки.Устройство содержит правую треугольную матрицу вычислительных модулей - 1 (11), 1)=1,1+1, 1+,)(54) УСТРОЙСТВО ДЛЯ ВЦЧИСЛЕНИЯ СВЕРТКИ (57) Изобретение относится к цифровой вычислительной технике и может быть использовано автономно или в составе ЭВИ в качестве вычислителя свертки. Цель изобретения - снижение . аппаратурных затрат. Результат вычислений образуется через и циклов суммирования операндов, хранящихся в и-разрядных регистрах и подаваемых на информационные входы сумматоров, на управляющие входы которых подаются значения разрядов вторых сомножителей. Особенностью работы устройства является параллельно-поточная организация вычислений,ил.а второй - 7 управляющие входы, группу выходов - 8 (О.Управляемые сумматоры и регистры второй группы выполнены п-разрядными, ф; регистры первой группы - 2 п-разрядны- ф ми (и - разрядность элементов входного вектора). 4 ь2 п-разрядные регистры 2 предназначены для накопления промежуточных результатов вычислений и формирования в нем после и циклов окончательного результата умножения.и-разрядные регистры 3 предназначены для хранения старших и разрядов соответствующих 2 п-разрядных регистров 2, которые являются значениями первых слагаемых управляемых и-разрядных сумматоров 1 диагонали треугольной матрицы управляемых и-разрядных сумматоров 1.+Х(11 У(2)+Х(01 К(3) =0,9625,Устройство работает следующим образом,На входы первой группы информационных входов 4(1), 4(2), 4(3), 4(4)подаются значения переменных Х(0),Х(1), Х(2), Х(3) соответственно,На входы второй группы информационных входов 5(1), 5(2), 5(3), 5(4)подаются значения младших разрядов4У(0), У(1), У(2), У(3) переменныхУ(0), У(1), У(2), У(31 соответственно. С подачей сигнала на второй управляющий вход 7 и в 2 празрядныхрегистрах 2 образуются значенияЕ(О) = 2Х(0)У(0);е(1)=2 1 х(1)т(о)+х(о) (1)3;Е(2) =2Х(2) У(0)+Х(1) У(1)++Х (1) 7 (2 ) +Х(0) У (3)соответственно. Носле подачи сигналана первый управляющий вход 6, старшие4 разряда содержимого 2 п-разрядныхрегистров 2 записываются в соответст"вующие и-разрядные регистры 3.В начале второго цикла на входывторой группы информационных входов5(1), 5(2). 5(3) 5(4) поступают зна"чения следующих разрядов у(0), у(1),У(2), 1(3) переменных 7(0), У(1),г(2), г(3) соответственно. С подачейсигнала нв второй управляющий вход 7 в 2 п-разрядных регистрах 2 образуютсязначения2 3+Х(0) г(2)1Устройство для вычисления свертки, содержащее матрицу (д, 1), х, 1=1,1 с+1, Ь+1 - размерность выходного вектора) вычислительных модулей, причем выход (1,п-го вычислительного модуля соединен с первым информационным входом (1, и)+1)-го вычислительного модуля, 1=27 с+3, ш=1,1 с, о т л и ч а ющ е е с я тем, что, с целью снижения аппаратурных затрат, матрица вычислительных модулей выполнена треугольной, (1+1=к+2, 21+2), каждый вычислительный модуль выполнен в виде управляемого сумматора и в устройство дополнительно введены первая и вторая группы регистров, причем информационный вход 1-го регистра первой группы соединен с выходом (,1+1)-го вычис" лительного модуля, а управляющие входы всех регистров первой группы соединены с первым управляющим входом устройства, выход 1-го регистра первой группы является д-м выходом группы выходов устройства, выход "го регистра второй группы соединен с первым информационным входом (,)-го вычислительного модуля, а информационный вход 1-го регистра второй груп" пы соединен с "м выходом устройства, управляющие входы всех регистров второй группы соединены с вторым управляющим входом устройства, второй ин 20 25 30 35 40 45 формационный вход (1, 1)-го вычисли 50 тельного модуля соединен с З"м входом первой группы информационных входовустройства, а управляющий вход (13)го вычислительного модуля соединен с п-и входом второй группы информационных входов устройства (п=х+ 1-К) . 329476г з зЕ (3) =Е (3)+2Х(3) У(0)+Х(2 ) У(1)+х 1 ) у(2 )+Х(0) т(3)соответственно, После подачи сигналана первый управляющий вход 6 старшие4 разряда содержимого 2 п-разрядныхрегистров 2 записываются в соответствующие п-разрядные регистры 3.10 через четыре цикла на выходах8(1), 8(2), 8(3), 8(4) образуютсярезультаты вычислений Е(0), Е(1),Е(2 ), Е(3) соответственно,15 Формула изобретения153294 Составитель К.Кухаренкоредактор И.Недолуженко Техред И.Ходанич Коррек али сное Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина,Заказ 8101/5 М Тираж 668НИИПИ Государственного комитета по иэо113035, Москва, Ж, Р етениям и открытиям при ГКНТ СССушская наб., д. 4/5