Устройство для распределения команд процессорам

(54) УСТРОЙСТВ КОМАНД ПРОЦЕСС (57) Изобретен тельной техник НИЯ ДЛЯ РАС 11 РЕДАМ ычисли спольносится и можетпроцессох, Цельсти примновремен х об зовано в муль тельных систе етенияя устройобслужинен ние обл асш ного сче ства оманды, 13, вхоовности льных систе Цель изобр х.ения - расширение обя устройства за счетобслуживания до М зало каналов выдачи т элемен ыхо ласти применен одновременного просов (М - чи команд) с разлНа чертеже обслед ными приоритетами.едставлена структурот каждогооответствуюая схема Устрой тва сигнал э ической "1 н тонности,элементовИ-НЕ 5, шишифраторытаторы 8,выходы 1 Огруппы инф и команд на устройства ния канала в 1, если на команда, илиГОСУДАРСТ 8 ЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР( 1) 4360213/2 (22) 08,01.88 (46) 07.09.89. (72) В.В.Есипо (53) 681,325(0 (56) Авторское М 1124303, кл.Авторское с1111165, кл. Изобретение относится к вычислильной технике и может быть исполь овано в мультипроцессорных вычи устроиства,тво содержит регистр 1 гоблоки 2 приоритета, группыИ 3 и 4, группы элементовфраторы 6 номера канала,7 номера процессора, коммугруппы адресных выходов 9,признака выдачи командыормационных выходов 11, выЯО, 1506442 вания до М запросов (М - число каналов выдачи команд) с различными приоритетами, Устройство для распределения команд процессорам содержит регистр готовности, М блоков приоритета, М групп элементов И-НЕ, двегруппы элементов И, К шифраторов номера канала (К - число процессоров),М шифраторов номера процессора, К коммутаторов. Устройство позволяет присваивать поступающим на него запросам значения приоритетов от 1 до Кв порядке уменьшения номеров процессоров и осуществлять одновременноеобслуживание до М запросов процессоров с последовательно убывающими значениями приоритетов. 1 з.п.ф-лы,1 ил. ходы 12 признака получения группы информационных входо ды 14 запросов, входы 15 го вход 16 синхронизации.Блок 2 приоритета содержи ты НЕ 17, элементы И-НЕ 18, .19, входы 20,Устройство работает разом.Для получения команды процессора подается на щий ему вход 14 устройс проса в виде уровня лог От каждого канала выдач соответствующий вход 15 поступает сигнал состоя виде уровня логической выходах канала имеется1506443логического 0, если команда отсутствует.Положительным фронтом импульса синхронизации, поступающего на вход 16 устройства, производится запись сигналов запросов процессоров и сигналов состояний каналов на регистр готовности. С выходов данного регистра сигналы запросов поступают на вто рые входы соответствующих элементов И-НЕ 5 каждой группы, а сигналы состояний каналов посту ают на первые входы каждого элемента И-НЕ 5 соответствующих групп. 15Инвертированные сигналы запросовпоявляются на выходах только тех элементов И-НЕ 5 какой-либо группы, укоторых на первые входы и выходы,подключенные к выходам блоков 2 прио- щ 0ритета с меньшими, чем у рассматриваемой группы, номерами, поступаютсигналы в виде уровня логической "1".Это имеет место только при условииндличия команды на выходах канала, 25соответствующего рассматриваемой группе, и отсутствия удовлетворения запросов соответствующих данным элементам И-НЕ 5 процессоров каналами сменьшими, чем у рассматриваемой руппы номерами,С выходов элементов И-НЕ 5 инвертированные сигналы запросов поступаютна подключенные к ним входы 20 блока2 приоритета и приходят далее на сое 35диненные с ними входы элементов НЕ 17эа исключением инвертированного сигнала запроса 1-го процессора, и входы элементов И-НЕ 18, за исключениеминвертированного сигнала запроса и-го40процессора.Поступив на входы элементов И-НЕо18, инвертированный сигнал запросакакого-либо процессора блокирует прохождение через них сигналов запросоввсех остальных процессоров с больши 45ми, чем у рассматриваемого процессора, номерами, которые поступают с выходов элементов НЕ 17 на подключенные к ним первые входы данных элементов И-НЕ 18, Сигнал запроса 1-го процессора никогда не блокируется и поступает инвертированным на 1-й выход19 блока приоритета не с выхода элемента И-НЕ 18, как сигналы запросов55остальных процессоров, а непосредственно с 1-го входа 20. Поэтому извсех поступивших на входы 20 блокаприоритета инвертированных сигналов 74запросов только один,принадлежащийпроцессору с наименьим номером, появляется на соответствующем его выходе 19,С данного выхода 19 блока приоритета инвертированный сигнал запросапоступает на подключенные к нему входшифратора 6 номера канала, вход шифратора 7 номера процессора, вход элемента И 3 первой группы, вход элемента И 4 второй группы и входы элементов И-НЬ 5 всех остальных группс большими, чем у рассматриваемойгруппы, номерами, Поступая на входыэлементов И-НЕ 5, сигнал блокируетпрохождение через них сигнала запроса от того же процессора и обеспечивает тем самым однозначное соответствие между каналом, выдающим команду,и приниьййщим ее процессором. Пройдяшифратор 6 номера канала и шифратор7 номера процессора, инвертированныйсигнал запроса появляется на их выходах соответственно в виде кода номерд канала и в виде кода номера процессора, Поступая на входы указанных вь.ше элементов И, инвертированный сигнал запроса всегда появляетсянд их выходах,Г выхода элемента И 4 второй группы инвертированный сигнал запроса поступает ца подключенный к нему выход10 признака выдачи команды устройства, а код номера процессора с выходовшифратора 7 номера процессора приходит на соединенные с ним адресныевыходы 9 соответствующей каналу группы устройства,С выхода элемента И 3 первой группы инвертированный сигнал запроса поступает на подключенный к нему выход 12 признака получения команды устройства, а код номера канала с выходов шифратора 6 номера канала приходит на соединенные с ними адресные входы коммутатора 8, переключая его нд прием команды с выходов соответствующего рассматриваемой группе элементов И-НЕ 5 канала, Данная команда поступает на информационные входы 13 соответствующей каналу группы устройства и подключенные к ним информационные входы укаэанного выше коммутатора 8. Далее команда проходит через этот коммутатор и появляется на его выходах и связанных с ними информационных выходах 11 соответствующей процессору гоуппы устройствдС данной группы информационных выходов 11 устройства команда поступает на соединенные с ними входы процессора и записывается на его регистр при получении процессором сигнала в5 виде уровня логического 0 с выхода 12 устройства. Этот сигнал вызывает также сброс текущего, уже удовлетворенного запроса процессора к моменту прихода следующего импульса синхронизации на вход 16 устройства,Код номера процессора, получившего команду, который поступает с адресных выходов 9 рассматриваемой 15 группы ус гройства, используется при приеме результата выполнения команды от данного процессора. формула изобретения 1. Устройство для распределения команд процессорам, содержащее регистр готовности, блок приоритета и две группы элементов И, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет одновременного обслуживания до щ запросов (щ - количестно каналов выдачи команд) с различными приоритетами, устройство содержит дополнительно щблоков приоритета, щ групп по и элементов И-НЕ (п - количество обслуживаемых устройством процессоров), и шифраторов номера канала, ш шифраторов номера процессора, и коммутаторов, причем 1-й вход 1-го блока приоритета (1=1,2, ,п;3=1,2 щ) подключен к выходу 1-го элемента И-НЕ 1-й группы, первый вход которого соединен с выходом (и+1)-го разряда регистра готовности, второй вход 1-го элемента И-НЕ 1-й группы подключен к выходу -го разряда регистра готовности, 1-1 оставшихся входов 1-го элемента И-НЕ 1-й группы подключены к -м выходам соответственно 1-го, 2-го, , (1-1) -го блод приоритета, д-й выход 1-ого блока приоритета соединен с 1-и входом 1-гошифратг ра номера канала, 1-м входом1-го элемента И первой группы, 1-мвходом -го элемента И второй группыи г-м входом 1-го шифратора номерапроцессора, выходы которого подключены к одноименным адресным выходам1-й группы устройства, выход 1-гоэлемента И второй группы соединен с1-м выходом признака выдачи командыустройства, выходы 1-го шифратора номера канала подключены к одноименнымадресным входам 1-го коммутатора, выходы которого соедйнены с одноименными информационными выходами 1-йгруппы устройства, выход 1-го элемента И первой группы подключен к1-му выходу признака получения коман ды устройства, информационные входы1-й группы д-го коммутатора соединены с одноименными информационнымивходами 1-й группы устройства, информационные входы 1-го, 2-гоп-го 25 разрядов регистра готовности подключены к соответствующим входам запросов устройства, информационные входы(и+1)-го, (и+2) -го..(и+щ) -го разрядов регистра готовности подключенык соответствующим входам готовностиустройства, вход синхронизации регистра готовности подключен к входусинхронизации устройства. 2. Устройство по п. 1, о т л и 35 ч а ю щ е е с я тем, что блок приоритета содержит иэлементов НЕ и иэлементов И-НЕ, причем первый вход блока приоритета соединен с первым выходом блока приоритета, выход 1-го элемента И-НЕ (1=1,2,п) является (г+1) -м выходом блока приоритета, первый вход -го элемента И-НЕ соединен с выходом 1-го элемента НЕ, 45вход которого является (1+1)-м входом блока приоритета, 1 оставаихся входов д-го элемента И-НЕ соединены соответственно с 1-м, 2-м, ,-м входами блока приоритета.150644 1 Пе Редакто Заказ 5439/50 Тиразк 668 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям прн ГКНТ СССР113035, Москва, Ж, Раушская наб., д, 4/5 роиэводственнз-иэпательский комбинат "Патент", г, Ужгород, ул. Гагарина, 101 СоставиТехред А ь М,Сорочанравчук КорректоР О,Кравцова