Четырехквадратное множительно-делительное устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 14 С 06 С 7/16 ТЕТЫТИЯМ РЕТЕНИ ПИСАН и ОЖИТЕЛЬНОя к электриройствам и налоговых ГОСУДАРСТВЕННЫИ НОПО ИЗОБРЕТЕНИЯМ И ОПРИ ГКНТ СССР К А ВТОРСКОМУ СВИДЕТЕЛЬСТ(71) Томский политехническийтут им . С.М. Кирова(57) Изобретение относическим вычислительным уможет быть использовано,801474686 вычислительных машинах. Пелью изобретения является повышение быстродействия. Четырехквадрантное множительно-делительное устройство имеетвходы сигнала-делителя 1, сигналаделимого 2 и сигнала-сомножителя 3,выход 4 содержит операционные усилители 5-12, масштабные резисторы3-32, токоограничительные резисторы 33-38, логарифмирующие транзис -торы 39-44, антилогарифмирующиетранзисторы 45 и 46, компенсирующиерезисторы 47-49, шину нулевого потенциала 50. Работа устройства основана на реализации логарифмического алгоритма взятия антилогарифмот алгебраической суммы логарифмовсигналов. 1 ил.Изобретение относится к электрическим вычислительным устройствам и может быть использовано в аналоговых вычислительных машинах.Целью изобретения является повышение быстродействия.На чертеже изображена Функциональная схема четырехквадрантного множнтельно-делительного устройства.На схеме обозначены вход 1 сиг"нала-делителя, вход 2 сигнала-делимого, вход 3 сигнала-сомножителявыход 4, с первого по восьмой операционные усилители 5-12, с первого 15по двадцатый масштабные резисторы13-32, с первого по шестой токоограничительные резисторы 33-38, с первого по шестой логариФмирующие транзисторы 39-44, первый 45 и второй 2046 антилогариФмирующие транзисторыпервый 47, второй 48 и третий 49 ком-пенсирующие резисторы, шина 50 нулевого потенциала.Четырехквадрантное множительноделительное устройство работает следующим образом,Операционные усилители 5 и 9 совместно с логариФмирующими транзисторами 39 и 42, масштабными резисторами 13 и 22, токоограничительными резисторами 33 и 36 и компенсирующимрезистором 47 образуют первый логариФмический усилитель,Операционные усилители 6 и 1 О сов местно с логариФмирующими транзисторами 40 и 43, масштабными резисторами 1 4, 17, 23 и 26, токоограничительными резисторами 34 и" 37 и компенсирующим резистором 48 образуютвторой логариФмический усилитель .Операционные усилители 7 и 11совместно с логариФмирующими транзисторами 41 и 44, масштабными резисторами 15, 1 9, 24 и 28, токоограничивающими резисторами 35 и 38 и компенсирующим резистором 49 образуюттретий логариФмический усилитель,Операционные усилители 8 и 1 2 совместно с антилогариФмирующими транзисторами 45 и 46, масштабными резисторами 1 6, 1 8, 20, 21, 25, 27, 29,30, 31 и 32 образуют антилогариФмический усилитель .Выходами первого и второго логариФ- -5мических усилителей являются эмиттеры логариФмирующих транзисторов 39и 40 соответственно. Первым и вторьивыходами третьего логариФмического усилителя являются .эмиттеры логариФ- мирующих транзисторов 41 и 44 соответственно. Первым и вторым входами антилогариФмического усилителя являются эмиттеры антилогариФмирующих транзисторов 45 и 46 соответственно.Баланс падений напряжений на переходах база-эмиттер логарифмирующих транзисторов 3 9-41 и антилогариФмирующего транзистора 45 равен1 п(х+2) +1 п(у+2) щ 1 п 2 + 1 п Р, (1)где х - сигнал-делимое;у - сигнал-сомножитель;2 - сигнал-делительГ - промежуточный сигнал преобразований.Из выражения (1)можно получитьх.У (2)2Напряжение на выходе 4 после суммирования сигнала (2) с входными сигналами(3) Введение второго параллельного канала и выполнение условия идентичности параметров обоих каналов приводит к расширению полосы пропускания, т.е. повышенко быстродейстьия четырехквадрантного множитель - но-делительного устройства.Формула изобретенияЧетырехквадрантное множительноделительное устройство, содержащее первый, второй, третий и четвертый операционные усилители, первый, второй, третий и четвертый масштабные резисторы, первые выводы которьгх соединены между собой и являются входом сигнала-делителя устройства, вторые выводы первого, второго, третьего и четвертого масштабных резисторов подключены к явертирующкч входам соответственно первого, второго, третьего и четвертого операционньгх усилителей, первые выводы пятого и шестого масштабных резисторов соединены между собой и являются входом сигнала-делжого устройства вторые выводы пятого и шестого масштабньг резисторов подключены к инвертирующим входам соответственно второго и четвертого операционных усилителей, первые выводы сед мого и восьмого масштабньж резисторов соединены между собой и являютсявходом сигнала-сомножителя устройства, вторые выводы седьмого и восьмого масштабных резисторов подключены к инвертирующтм входам соот 5 ветственно третьего и четвертого операционных усилителей, первый вывод девятого масштабного резистора подключен к инвертирующему входу четвертого операционного усилителя, первый, второй и третий логарифмирующие транзисторы, коллекторы которых соединены с инвертирующими входами соответственно первого, второго и третьего операционных усилителей, первый антилогарифмирующий транзистор, коллектор которого подключен к инвертирующему входу четвертого операционного усилителя, эмиттер третьего логарифмирующего транзистора соединен с эмиттером первого антилогарифмирующего транзистора, базы первого и второго логарифмирующих транзисторов подключены к шине нулевого потенциала, 25 отлич ающееся тем,что, с целью повьппения быстродействия, в него введены с пятого по восьмой операционные усилители, с десятого по двенадцатый масштабные резисторы, с первого по шестой токоограничительные резисторы, первый, второй и третий компенсирующие резисторы, четвертый, пятый и шестой логарифмирующиетранзисторы, второй антилогарифмирующий транзистор, причем выход первого операционного усилителя через первый токоограничительный резистор соединен с эмиттером пер-. вого логарифмирующего транзистора, 40 с первым выводом первого компенсирующего резистора и с базами первого и второго антилогарифмирующих транзисторов, выход второго операционного усилителя через второй токоогра ниччтельный резистор подключен к эмиттеру второго логарифмирующего транзистора, к первому выводу второго компенсирующего резистора и к базе третъего логарифмируюшего транзистора, выход третьего операционного усилителя через третий токоограничительный резистор соединен с эмиттером третьего логарифмирующего транзистора и с первым выводом третьего компенсирующего резистора, выход пятого операционного ускпителя подключен к второму выводу первого компенсирующего резистора, ,а через четвертый токоограничительный резисторсоединен с эмиттером четвертого логарифмического транзистора, коллекторкоторого соединен с инвертирующимвходом пятого операционного усилителя, выход шестого операционногоусилителя подключен к второму выводувторого компенсирующего резистора,а через пятый токоограничительныйрезистор соединен с эмиттером пятогологарифмирующего транзистора, коллектор которого подключен к инвертирующему входу шестого операционного усилителяя выход седь мог о оп е ра циони ог оусилителя соединен с вторым выводомтретьего компенсирующего резистора,а через шестой токоограничительныйрезистор подключен к эмиттеру шестого логарифмирующего транзистора,коллектор которого соединен с инвертирующим входом седьмого операционного усилителя, эмиттер шестогологарифмирующего транзистора соединен с эмиттером второго антилогарифмирующего транзистора, коллекторкоторого подключен к инвертирующемувходу восьмого операционного усилителя, выход которого является выходомустройства и соединен с вторым выводом девятого масштабного резистора,база шестого логарифмирующего транзистора соединена с базой третьегологарифмирующего транзистора, первыйвывод первого масштабного резисторачерез десятый масштабный резистор .подключен к инвертирующему входу пятого операционного усилителя, первыйвывод четвертого масштабного резистора соединен с первыми выводамиодиннадцатого, двенадцатого и тринадцатого масштабных резисторов,первый вывод шестого масштабного резистора соединен с первыми вьэодамичетырнадцатого и пятнадцатого масштабных резисторов, первый выводвосьмого масштабного резистора подключен к первым выводам шестнадцатого и семнадцатого масштабных резисторов, вторые выводы тринадцатого,пятнадцатого и семнадцатого масштабных резисторов соединены с инвертирующим входом восьмого операционногоусилителя, а через восемнадцатыймасштабный резистор соединены с выходом восьмого операционного усилителя, к неинвертирующему входу которого подключены первые выводы девятнадцатого и двадцатого масштабных реСоставитель О. Отраднов Техред А.Кравчук Корректор Э Лончакова Редактор Н. Бобкова Заказ 1897/49 Тираж 667 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 5 1474686 6зисторов, второй вывод девятнадцатого цатого масштабных резисторов соедимасштабного резистора соединен с вы- иены с инвертирующим входом седьмого ходом четвертого операционного усили- операционного усилителя, базы четвер. теля, вторые выводы одиннадцатого и того и пятого логарифмирующих тран 5четырнадцатого масштабных резисторов зисторов и второй вывод двадцатого подключены к инвертирующему входу масштабного резистора подключены к шестого операционного усилителя, шине нулевого потенциала.вторые выводы двенадцатого и шестнад