Устройство для декодирования корректирующих кодов

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1487 9) Я ОПИСАНИЕ ИЗОБРЕТЕНИЯН Д ВТОРСИОМУ СВИДЕТЕЛЬСТВУ 1)1) 44С.И,По8.8)193194 ин етельство С ОЗ И 1 З/00. ЛЯ ДЕКОДИРО относитсяинформаци для декоа тех жет ован УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ДКОРРЕКТИРУЮЩИХ КО, передачи цифровойбыть использовано информационных последовательностей,защищенных от ошибок с помощью корректирующих кодов, Цель изобретения -повышение быстродействия устройства.Устройство для декодирования корректирующих кодов содержит буферный регистр 1, распределитель 2, элементыИ 3 " 3 где п - блоковая длина .кода, элементы ИСКЛЮЧА 10 ЩЕЕ ИЛИ 4- 4),блоки 5- 5 , (т=1 И) памяти, многоразрядный двоичный сумматор 6, счетчик 7, триггеры 8 и 9, генератор 10импульсов, запоминающий регистр 1,регистр 12 выдачи кода, 1 ил,Изобретение относится к техникепередачи цифровой информации и можетбыть использовано для декодированияинформационных последовательностей,защищенных от ошибок с помощью кор 5ректирующих кодов.Цель изобретения - повышение быстродействия устройства.На чертеже представлена структурная электрическая схема устройствадля декодирования корректирующих кодов,Устройство для декодирования корректирующих кодов содержит буферныйрегистр 1, распределитель 2, элементы И 3.1-3.п+2, где и - блоковая длина кода, элементы ИСКДОЧА 10 ЩЕР. ИЛИ4,1-4,п, блоки 5.1-5.г+2 (г=И) памяти, многоразрядный двоичный сумматор 206, счетчик 7, триггеры 8 и 9, генератор 10 импульсов, запоминающий регистр 11, регистр 12 выдачи кода,Устройство для декодирования корректирующих кодов работает следующим 25образом.п-символьную последовательностьнулей и единиц, поступающую с выходов и элементов И, разбивают на г блоков по 1 символов в каждой, произ- ЗОводят подсчет единиц в каждом блокесимволов за один такт с помощью блока5.г+2 памяти и суммируют результатыподсчета количества несовпаденийвсех г блоков символов с помощью мно,.горазрядного сумматора 6 двух двоичных чисел. Для этого все и элементовсовпадения разбиты на г групп по 1элементов. В каждой группе вторые вхо.ды элементов И 3.1-3,п объединены и АОподключены к соответствующему выходураспределителя 2. Выходы элементовИ 3.1-3.п каждой группы подключены к1 адресным входам блока 5.г+2 памяти, причем выход каждого элемента сов 45падения в группе объединен с выходами соответствующих элементов совпадения других групп, Для всех возможных2 слов длины 1 по 1-разрядному адреЯсу в блоке 5.г+2 памяти записано со -ответствующее двоичное число количества единиц в слове длины 1.Первоначально второй триггер 9 находится в состоянии 0 и с его инверсного выхода на вход установкив исходное состояние счетчика 7 до 2и запоминающего регистра 11 подаютсигнал.,устанавливающий эти элементыв состояние "0. Принимаемую и-символьную двоичную кодовую комбинациюзаписывают в буферный регистр 1, Приэтом на вход запуска устройства ;.одают сигнал, переводящий второй триггер 9 в состояние "1", в результатеотпирается элемент И З,п+1, и сигналы от генератора 10 импульсов проходят через него на вход распределителя 2. Распределитель 2 действует циклически, причем положительный потенциал поочередно появляется на его выходах, затем циклы повторяются дотех пор, пока процесс декодированияне закончится,При первом цикле работы распределителя 2 сигнал, появляющийся на еговтором выходе, переводит счетчик 7 всостояние "1", на втсром цикле - всостояние 2 и т,д. Сигнал с третье 11го выхода распределителя 2 считываетчисло из счетчика 7 на адресные входы блоков 5,1-5,г памяти, С выходовблоков 5,1-5,г памя и в запоминающий регистр 11 считывают одну из псимвольных копий корректирующего кода, а именно - слово, соответствующее информационным символам, поступающим из счетчика 7,При первом цикле работы распределителя 2 в запоминающем регистре 11записывают нулевую комбинацию, привтором цикле в запоминающий регистр11 записывают комбинацию, соответствующую информа ионным символам 10 .;0Таким образом, за 2 циклов работыраспределителя 2 в запоминающем регистре 11 последовательно появляютсявсе возможные словакорректирующегокода, причем каждое слсво сохраняется в запоминающем регистре 11 в течение всего цикла, С помощью элементовИСКЛ 10 ЧА 10 ЩЕЕ ИЛИ 4.1-4.п кодовое слово, записанное в запоминающем регист" ре 11,сравнивают с принятым словом, записанным в буферном регистре 3.При этом сигнал "1." имеется на выходах линь тех из.п элементов ИСКБОЧАЮЩЕЕ ИЛИ 4.1-4,п, которые соответствуют.отличающимся разрядам в упомянутых сравниваемых словах.Поэтому оказываются открытыми лишь те из эгементов И 3.1-3,п, которые соответствуют отличающимся разрядам в принятой и одной из (2 -1) эталонных кодовых комбинациях.Каждый цикл включает (г+3) тактов распределителя 2 на каждом из которых жьный имуь симают сз 144 одного выхода и подают на объединенные первые входы соответствующей группы из 1 элементов И 3,1-3.1. Одновременно с 1 выходов группы из 1 элементов И 3,1-3,1 снимают 1 символьную5 последовательность нулей и единиц, которую в параллельном формате подают на адресные входы блока 5,г+2 памяти. С выходов блока 5,г+2 памяти на входы сумматора 6 считывают двоичное число, соответствующее количеству единиц в 1-символьной последовательности, поданной на адресные входы блока 5,г+2 памяти, 15Общее число единиц, полученное в сумматоре 6 как результат сложения чисел, снимаемых с блока 5 г+2 памяти на г тактах, равное количеству отличающихся символов в принятой комби нации, записанной в буферном регистре 1,и в одной из эталонных комбинаций, записанной в данный момент в запоминающем регистре 11, подают на адресные входы блока 5.г+1 памяти, 25Если на адресные входы блока 5,г+ +1 памяти подают двоичную комбинацию, соответствующую числу больше , то с его выхода считывают единицу, которая переводит триггер 8 в состояние "О". З 0 В результате оказывается запертым элемент И З.п+2, и через него не может пройти импульс с первого выхода распределителя 2, при этом выдачи декодираванного сигнала не происхо" ., дит, а сигналы с первого и второго выходов распределителя 2 устанавливают сумматор 6 и триггер 8 соответственно в состояние "О" и "1", подготовив устройство к очередному циклу 40 декодирования, Если число отличающихгся разрядов не превышает Г, то в течение г тактов работы распределителя 2 сигнал на выходе блока.5.г+1 постоянной памяти не возникает, и триг гер 8 остается в состоянии "1", в которое он был установлен при предыдущем цикле работы распределителя 2 сигналом с его второго выхода, В результате к моменту появления импульса на первом выходе распределителя 2 остается открытым элемент И З.п+2, и указанный импульс проходит через этот элемент, осуществив перепись сигналов из 1 информационных разря, дов запоминающего регистра 11 в Е-раз-. рядный регистр 12 выдачи кода, При этом с параллельных выходов 1-раз-, рядного регистра 12 выдачи кода сни 4874мают Е информационных символов копии,которая сохраняется вплоть до декодирования следующего кодового слова,Импульс с выхода элемента И З,п+2 переводит триггер 9 в состояние "О",при этом устройство возвращается висходное состояние, и процесс декодирования заканчивается,Процесс декодирования продолжается не более 2 циклон работы распрекделителя 2, причем он может бытьзакончен на любом из циклов (в зависимости от тога, какое кодовое словопринято), Время декодирования равноне более 2 (г+3) тактов работы раскпределителя 2, где г=п/1; 1 - количество элементов совпадения, объединенных по первому входу. Числа и и 1не обязательно должны быть кратчыми.В случае, если и делится на 1 с остатком, то г равно целой части п/1плюс единица. Выбор 1 зависит отмаксимального количества адресныхвходов первого дополнительного блокапостоянной памяти. Формула изобретения Устройство для декодирования корректирующих кодов, содержащее буФерный регистр, вход которога является информационным входом устройства выходы разрядов соединены с первыми входами одноименных элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с первыми входами одноименнл элементов И, триггеры, запоминающий регистр, ис (где и - разрядность кода, К - число информационных разрядов кода) первых выходов которого соединены с вторыми входами, ипервых элементов ИСКЛЮЧА 10 ЩЕЕ ИЛИ, К последних выходов запоминающего регистра сое-. динены с вторыми входами последних Е элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и информационными входами 1-разрядного регистра выдачи кода, выходы разрядов которого являются выходами устройства, генератор импульсов, выход которогосоединен.с первым входом.п+1)- го элемента.И, распределитель, первый, второй, третий выходы которого соединены соответственно с.первым входом (и+2)-га элемента И, первыми входами первого триггера и счетчика и первым входом запоминающего регистра, выход первого триггера соединен с.втарым входом (и+2)-го элеСоставитель С.БерестевичРедактор Т.Парфенова Техред М.Ходанич Корректор И.Муска Заказ 6296/57 Тираж 929 ПодписноеВНИИПИ Государственного комитета СССР/по делам изобретений и открытий113035, Москва, Ж, Раушская наб, д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 5мента И, выход которого соединен с управляющим входом регистра выдачи кода и первым входом второго триггера, второй вход которого является входом запуска устройства, инверсный и прямой выходы второго триггера соединены соответственно с вторыми входами счетчика и запоминающего регистра и вторым входом (и+1)-го элемента И, выход которого соединен с входом распределителя, о т л и ч аю щ е е с я тем, что, с целью повышения быстродействия устройства,элементы И разбиты на группы и введены первый; второй и третий блоки памяти и многоразрядный двоичный сумматор, управляющий вход которого подключен к первому выходу распределителя, вы 441487 бходы соединены с соответствующимивходами второго блока памяти, выходкоторого соединен с вторым входом5первого триггера, каждый четвертыйвыход распределителя подключен к объединенным вторым входам элементов Иодноименной группы, выходы одноименных элементов И каждой группы объединены и соединены с соответствующимивходами третьего блока памяти, выходыкоторого соединены с соответствующими информационными входами многоразрядного двоичного сумматора, выходысчетчика соединены с соответственнообъединенными входами первых блоковпамяти, выходы которых соединены ссоответствующими третьими входамизапоминающего регистра,