Устройство для вычисления модуля вектора

(56) Авторское свидетельство СССРВ 997034, кл. С 06 Р 7/552, 1983.Авторское свидетельство СССРР 1260950, кл. ( 06 Р 7/552, 1985,ся повывение быстродействия за счет предварительного параллельного суммирования составляищих аргументов вектора. Устройство содержит сумматоры 1,2, блоки преобразования многоразрядного кода 3,4,блок 5 выявления максимума, вход 6 первого аргумента, вход 7 второго аргумента, выход 8 ре" зультата, стробирующий вход 9, Уст" ройство реализует следующую аппроксимирувщуи зависимость:(57) Изобрелительной тпользованочислителях. Б 1 ЧИСЛЕ В ОДУ вычи тение ехник в спе Цель носитс ыть иснных выи может ализиров изобрете ИЛ а ия влт 1 ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ВТОРСНОМУ СВИДЕТ 429112 А 1142911251015 20 Устройство для вычисления модулявектора, содержащее блок выделениямаксимума, два сумматора, о т л и "25 ч а ю щ е е с я тем, что, с цельюб 30(Х( + - (У( 1 7 2 8 (у 40 На входы первого и второго аргументов 6 и 7 поступают двоичные кодц (Х(, и (У. На входи преобразователя 3 поступают коды (У(/2, (Х(/2, (Х(/4,45 (Х (/8которые образуют четнрехстрочную кодовую матрицу (КМ/ И = (У( /2 + + 7(Х(/8.Фиг.З иллюстрирует процесс преобразования КМ К 1 с помощью первой группы сумматоров 10 до трехстрочной ВМ за один такт работы одноразрядного сумматора и с помощью второй группы сумматоров 11 до двухстрочной КИ, которая первым сумматором 1 преобразуется в однострочный, код результата за п тактов работы одноразрядного сумматора. Изобретение относится к вычислительной технике и может бить исполь"зовано в специализированных вычисли телях.Целью изобретения является повышение быстродействия за счет предварительного параллельного суммированиясоставляющих аргументов вектора.На Фиг.1 представлена структурнаясхема устройства; на фиг.2 - примерреализации блока преобразования многорядного кода при разрядности аргумента 4; на Фиг.З - процесс преобразования кодов в блоке преобразованиямногорядного кода,Устройство содержит первый 1 ивторой 2 сумматоры, первый 3 и второй 4 блоки преобразования многорядного кода, блок 5 выявления. максимума, вход 6 первого аргумента, вход 7второго аргумента, выход 8 результата, стробирующий вход 9.Блок преобразования многорядногокода содержит (и+1) одноразрядныхтрехвходовых сумматоров 10,10+первой группы и и одноразрядныхтрехвходовых сумматоров 1111второй группы.Устройство Функционирует следующим бразом,Устройство реализует следующуюаппроксимирующую зависимостьНа фиг,З точками обозначены двоичные разряды кодов соответствующего веса. Рамки окружают разряды, подавае"ине на входы сумматоров. Номера щаговпреобразования поставлены возле горизонтальных линий,Аналогичным образом одновременнов блоке 4 преобразования многорядного кода и вовтором сумматоре 2 Формируется значение К 2-"(Х(/2 + (7(У./8.Значения (Х(, К 1, К 2, (У( записываются в регистры блока 5 выделения максимума и по сигналу, подаваемому настробирувщий вход 9, производитсясравнение, в результате чего на выходе 8 результата образуется значение йункиии /Х,Формула изобретения повышения быстродействия эа счет предварительного параллельного суммирования аргументов, в него внеденц дваблока преобразования многорядногокода, причем вход первого аргументаустройства соединен со сдвигом соответственно на один, два и три разряда в сторону младших разрядов с вхо,"дами первого, второго и третьего аргументов первого блока преобразования многорядного кода, вход второго аргумента устройства соединен со сдвигом соответственно на один, два и три разряда в сторону младших раз" рядов с входами первого, второго и третьего .аргументов второго блока пре; образования многорядного кода, входы первого и второго аргументов устройства соединени со сдвигом на один разряд в сторону младших разрядов с входаии четвертых аргументов соответственно первого и второго блоков преобразования многорядного кода, первый и второй выходы первого блока преобразования мноорядного кода соединены соответственно с входами йервого и второго слагаемых первого сумматора, первый и второй выходы второго блока преобразования много- рядного кода соединены с входами соот ветственно первого и второго слагаемых второго сумматора, выход первого сумматора, выход второго сумматора, вход первого аргумента устройства, 3 1 ц 2 вход второго аргумента устройства соединены с входами аргументов соответственно с первого по четвертый блока выделения максимума, стробирувщий вход и выход результата которого соединены с соответствунчими одноименными входами и выходом устройства, причем каждый блок преобразования многорядного кода содержит первув группу 10 из и+1 одноразрядных трехвходовых сумматоров и вторую группу из и одноразрядных трехвходовых сумматоров (п - разрядность аргументов), причем входы первых слагаемых сумматоров первой группы с второго по (п+1)-й соединены с разрядами соответственно с первого по п-й,входа четвертого аргумента блока преобразования многорядного кода, входы вторых слагаемых сумматоров первой группы с второго по (и+1)-й соединены с разрядами соответственно с первого по и-й входа второго аргумента блока преобразования многорядного кода, входы третьих 25 слагаемых сумматоров с второго по (и)-й соединены с соответствуищими разрядами входа второго аргумента бло 112ка преобразования многорядного кода, входы первого и второго слагаемых пер-. вого сумматора соединены с младщим разрядом соответственно входов второго и третьего аргументов блока преобразования многорядного кода, выходы сумм сумматоров первой группы с второго по (и+)-й соединены с входами первых слагаемых сумматоров второй группы соответственно с первого по п-й, выходы переносов сумматоров первой группы с первого по п-И соединены с входами вторых слагаемых сумматоров второй группы с первого по п-й, выходы суммы сумматоров второй группы с второго по и-й и выход переноса (и+1)- го сумматора первой группы соединеныс первым выходом блока преобразования многорядного кода, разряды с второго по(п"1)-й входа третьего аргумента которого соединены с входами третьих слагаемых сумматоров второй группы с первого по (п)-й, выходы переносов сумматоров второй группы соединены с вторым выходом блока преобразования многорядного кода.. Дидык Соста Техре рректор М,Василье тор В.Бугренков акая 5125/45 Подписи изводственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4 Тираж 704 ВНИИПИ Государственного к по делам изобретений и 3035, Москва, Ж, Раушск