Оперативное запоминающее устройство с самоконтролем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКРЕСПУБЛИК 19) 15 ЕННЫИ КОМИТЕТ СССР ЗОБРЕТЕНИЙ И ОТКРЫТ ОСУДАРС 0 ДЕЛАМ ЙСЕСОЮ 36 ПИСАНИЕ ИЗОБРЕТЕНИАВТОРСКОМУ СВИДЕТЕЛЬСТВ У(57) Изобреттельной технзовано при по НОЕ ЗАПОМИНАК 61 ЕЕ УНТРОЛЕМние относится к вычке и может быть ис Т слиедоваторскийрелестрое ольтро запоми ти, мо 6,ер. З.Мик 1983, СССР О, 1984..Авторское свидетельство9 1229826, кл. Б 11 С 29/О устроиств с самоконтролем. Целью изобретения является повышение б родействия устройства. Устройств содержит блок 1 оперативной памя блок 3 сравнения, сумматор 4 по дулю два, дешифратор 5, счетчик второй триггер 7, генератор 12, вый триггер 14, блок 15 сброса, мент 16 индикации, одновибратор мультиплексор 8, элемент ИЛИ"НЕил.Изобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств с самоконтролем.Цель изобретения - повышение быстродействия устройства при самоконтроле.На чертеже показана структурная схема предлагаемого устройства.Оперативное запоминающее устройство с самоконтролем содержит блок 1 оперативной памяти, выходы 2.данных устройства, блок 3 сравнения, сумматор 4 по модулю два, дешифратор 5, счетчик 6, второй триггер 7 вход 8 "Разрешение выборки устройства, вход 9 "Чтение/запись", ацресные входы 1 О, входы 11 данных, генератор 12, вход 13 "Контроль/работа" устройства,пер О вый триггер 14, блок 15 сброса, элемент 16 индикации, одновибратор 17, мультиплексор 18, элемент ИЛИ-НЕ 19,Блок 1 оперативной памяти построен на БИС ОЗУ и имеет органиэацию 25 Б х М, где Б - число адресов, а М " разрядность слова данньж. Известно, что алгоритм теста МАРВ для ОЗУ с организацией Б х 1 эаключа- ЗО ется в двух проходах адресного пространства. При этом в течение первого прохода по каждому адресу выполняются операции "Чтение" 1, "Запись" О а при гтором проходе - "1 тение" О, "Запись" 1, Поскольку выходная реакция ОЗУ определена таблицей истинности, а входные сигналы данных в течение как первого, так и второго проходов адресов поддерживаются неизмен О ными (О и 1 соответственно) для обеспечении требуемых операций "Запись "О" и "Запись "1", то на основе сигналов Разрешение выборки" (РВ), ЧТ/ЗП и Эв любой момент времени можно указать выходной сигнал исправного ОЗУ. Например, при РВ=1, ЧТ/ЗП = = О и Э =имеет место выполнение операции "Разрешение" (РВ=1) чтения (ЧТ/ЗП=-О) нуля (Р, = ) и, следо. вательно выходной сигнал исправного ОЗУ должен быть О (прямой выход.При многоразрядном слове данных (М 1) и стимуляции входов данных оперативной памяти выходами дешифратора, уп равляемого разрядами счетчика, следующими за разряцами, стимулирующими адреса оперативной памяти (диагональный перебор данных), один проход тес 0 Мта состоит из 2= М проходов адресов, Здесь при контроле каждого разряда имеет место иэбь 1 точность, заключающаяся в дополнительных операциях "Чтение" 1, "Запись" 1 (при активном уровне сигнала на выходе дешифратора - логический 0) во всех непервых проходах адресов после сменывходных данных в разряде,При этом информация, считываемаяиэ исправного блока 1 оперативнойпамяти, идентична информации, нахо"дившейся на его входах данных в предыдущем проходе адресов, и можетбыть получена циклическим сдвигоминформации, имеющейся на входах блокаоперативной памяти в текущемпроходе адресов. Например, при состоянии входов Р Р блока оперативной памяти 1 О., 1 11 1,. цик"лическим сдвигом формируется эталонная - 1, 1 11 О что соответствует "Чтению" О по старшему разряду и "Чтению" 1 по остальным разря"дам, Выходы дешифратора 5 соединечы с циклическим сдвигом в сторонумладших выходов на входы блока 3сравнения. Младший выход дешифратора 5 соединен со старшим входомвторой группы входов блока 3 сравнения,а все остальные выходы дешифраторасоединены со сдвигом в сторону младших выхоцов на оставшиеся входы 3сравнения.Одновибратор 17 осуществляет тор-можение генератора 12 на время,необходимое для выборки блока 1 оперативной памяти, Это сделано потому, чточастота генератора 12 выбрана такой,при которой длительность такта генератора 12 определяется только време"нем полного переключения разрядовсчетчика б, При этом время между ближайшими сигналами "Разрешение выборки" сводится к минимуму, Запись вовторой триггер 7 результата сравнения выходных и эталонных реакцийблокаоперативной памяти, формируемого блоком 3 сравнения, производится только при наличии активногоуровня сигнала иРаэрешение выборкин режиме "Чтение, т,е, контроль ведется только по считываемой информаГенератор 12 формирует синхроимпульсы для счетчика б при самоконтроле. Первьй триггер 14 служит дляблокировки работы второго триггера 7 при первом проходе адресов, Это связано с тем, что при подаче питания оперативная память ориентирует ся произвольно и может иметь на выходе неверную информацию, После первого прохода адресов все ячейки памяти устанавливаются в однозначное состояние. 10Устройство работает следующим образом. При подаче питания импульс с блока 15 сброса устанавливает счетчик 6 в "У и триггер 14 в "1", Последнее вызывает сброс триггера 7 и формирование индикации "Исправно".Дальнейшая работа устройства определяется сигналом на входе 13 "Контроль/ра бота". В режиме "Работа" логическая "1" на входе 13 блокирует генератор 12, определяет работу счетчика б в режиме асинхронной установки по входам данных, а работу мультиплексо ра 18 - в режиме передачи информации с второй группы входов В, В Таким образом, сигналы РВ, ЧТ/ЗП и адреса через счетчик 6, а данные через мультиплексор 18 поступают на соответствующие входы блока 1 опера" тивной памяти, что обеспечивает его работу в обычном режиме 1,поскольку на входы сумматора 4 по модулю два поступают сигналы РВ и логический35 "0", то его выход повторяет сигнал РВ). Так как генератор 12 заблокирован, то состояние второго триггера 7 и элемента 16 индикации остается неизменным. В режиме "Контроль" логи" ческий "0" на входе 13 разрешает работу генератора 12, определяет работу счетчика 6 в режиме непрерывного пересчета генератор 12 работает в автоколебательном режиме) и работу мультиплексора 18 в режиме передачи с входов А А , При этом состояние счетчика 6 не зависит от сигналов на его входах данных, а состояние выходов мультиплексора 18 не зависит от50 состояния сигналов на его входах В В . Так как стимуляция адресных входов блока 1 оперативной памяти осуществляется разрядамисчетчика 6, начиная с З-го, то длительность обращения к блоку 1 оперативной памяти55 составляет 8 тактов синхросигнала генератора 12 (состояние счетчика 6 изменяется по переднему фронту синхросигнала). В течение первых четырех тактов осуществляется операция "Чте" ние", в течение вторых - Запись". Внутрь каждон четырехтактной операции вложен двухтактный сигнал РВ (вырабатывается сумматором 4 по модулю два), который вырабатывает активный уровень при неизменных остальных сигналах, поданных на блок оперативной памяти (тем самым достигается корректная временная диаграмма).При появлении активного уровня сигнала РВ одновибратор 17 вырабаты" вает импульс, в течение которого осу" ществляется блокировка генератора 12, а следовательно, и счетчика 6, т,е. происходит увеличение длительности данного такта генератора, отведенного на выполнение операции."Чтение" или "Запись" на время импульса одновибратора, которое выбирается не менее времени выборки оперативной памяти, Увеличение остальных трех тактов генератора 12 при отработке четырехтактных операций Запись" или Чтение" не происходит. Стимуляция входов данных блока 1 оперативной памяти осуществляется через мультиплексор 18 дешифратором 5, управляемым второй группой выходов счетчика 6, что соответствует тестированию блока 1 оперативной па мяти по алгоритму теста ИАРШ с диагональным перебором данных. Поскольку при каждом проходе адресов эталон считываемой из блока 1 оперативной памяти информации соответствует состоянию выходов дешифратора 5 в предыдущем проходе адресов, то эталон формируется подачей циклически сдвинутых в сторону младших выходов дешифратора 5 на блок 3 сравнения, Так как при подаче питания ячейки блока 1 оперативной памяти устанавливаются в произвольное состояние, то за время первого прохода адресов контроль выходных реакций блока 1 оперативной памяти не производится первый триггер 14 сохраняет единичное состояние удерживая второй триггер 7 в сброшенном состоянии). Завершение первого прохода адресов вызывает возврат разрядов счетчика б в состоя" ние 0", При этом задний фронт на выходе его (и+2)-го разряда перево" дит первый триггер,14 в состояние 0", разрешая работу второго тригге141366 Б 11 ИИПИ Заказ 3791/54 Тираж 590 Подписное Произв,-полигр, пр"тие, г, Ужгород, ул. Проектная, 4 ра 7 по входу синхронизации. На вход синхронизации второго триггера 7 через элемент ИЛИ-НЕ 19, управляемый сигналом "Чтение/запись", поступают импульсы с инверсного выхода одновибратора 17. При выполняемой операции 1 нЧтение раэрашается прохождение импульсов с одновибратора 17 через эле" мент ИЛИ-НЕ 19 на вход синхронизации 10 второго триггера 7, а при операции ИЗапись - блокируется, что обеспенчивает запись во второй триггер 7 сигнала с выхода блока 3 сравнения только при считывании информации из 15 блока 1 оперативной памяти. Сигнал сравнения равен О при сонпадении дан-. ных на первой группе входов блока 3 сравнения (информация, считываемая из блока 1 оперативной памяти)с дан" 20 Нымн на второй группе его нходон (эталонная реакция) и равен 1 при их несовпадении.При исправном блоке 1 оперативной памяти на Р-вход второго тригге ра 7 поступают нули, и его состояние, а следовательно, и состояние элемен" та 16 индикации не изменяются. При обнаружении хотя бы одного расхождения триггер 7 устанавливается в 30 состояние логической "1", При этом формируется индикации "Неисправен" и блокируется генератор 12 т.е. происходит останов теста по адресу блока 1 оперативной памяти, где обнаружена неисправность. формула изобретения Оперативное запоминающее устройст" щ во с самоконтролем, содержащее блок оперативной памяти, выходы которого соединены с входами первой группы блока сравнения и являются информационными выходами устройства, генера тор, перный вход которого подключен к входу "Контроль/работа" устройства, а выход соединен с входом синхронизации счетчика, причем нулевой и второй разряды информационного входа 50 счетчика являются входами "Разрешение выборки" и "Чтение/запись" устройствасоответственно, первый разряд информационного входа счетчика подключен к шине нулевого потенциала, разрядыс третьего по (и+2) информационныхвходов счетчика являются адреснымивходами устройства, вход установкисчетчика соединен с первым входомгенератора и входом установки н единичное состояние первого триггера и,является входом "Сброс" устройства,первый и второй выходы нулевого ипервого разрядов счетчика подключены к входам сумматора по модулю два,выход которого подключен к входувыборки кристалла блока оперативнойпамяти, выходы разрядон с третьегопо (и+2) счетчика подключены к адресным входам блока оперативной памяти,выход блока сравнения подключен кинформационному входу второго триггера, выход которого соединен с вторымвходом генератора и является индикаторным выходом устройства, а входустановки в "О" второго триггера соединен с выходом первого триггера,о т л и ч а ю щ е е с я тем, что, сцелью повьппения быстродействия присамоконтроле, в него введены дешифратор, однонибратор, элемент ИЛИ-НЕ,мультиплексор, причем входы дешифратора соединены с выходами разрядовс (и+3) по (п + 2 + К) счетчика, вы-ходы дешифратора подключены к инфор"мационным входам первой группы мультиплексора и к соответствующим входам второй группы блока сравнения,информационные входы второй группымультиплексора являются входами данных устро 9 ства, выходы мультиплексора подключены к входам данных блокаоперативной памяти, управляющий входмультиплексора соединен с входом"Контроль/работа" устройства, нхододновибратора соединен с выходом сумматора по модулю два, прямой выхододновибратора соединен с третьимвходом генератора, инверсный выхододнонибратора соединен с первым входом элемента ИЛИ-НЕ, второй входкоторого соединен с выходом третьего разряда счетчика, выход элементаИЛИ-НЕ подключен к входу синхронизации второго триггера, вход синхронизации первого триггера подключен квыходу (и+2) разряда счетчика,