Модуль вычислительной системы

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН 9) О 3/ 51)4 С ОБР НИЕ ТВф ДЕТЕ АВТ 6хнический Бюл. 11 й поли чуков8. 8) ельство СССР13/ 14, 1980.ьство СССР .13/00, 1980. ви детел06 С(54) МОДУЛЬ .ВЫЧ (57) Изобретени лительной техни пользовано для тельных систем является повьпп ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И.ОТКРЫ(56) АвторскоеУ 734654, кл. САвторское сУ 962907 кл. ИСЛИТЕЛЬНОЙ СИСТЕМЫ е относится к вычис ке и может быть исорганизации вычислиЦелью изобретения ение производитель" ности модуля за счет установленияприоритетной дисциплины обслуживанияПоставленная цель достигается тем,что в устройство, содержащее узсл 1сравнения, триггер 2 состояния, передающий регистр 3, регистр 4 адресаи процессор 7, введены мультиплексор5 и блок 6 управления, Модуль вычислительной системы выполняет новыеФункции, которые реализуются с относительно меньшими затратами. Ис".ключается возможность полной монополизации магистрали активно передающим модулем, обеспечивается освобождание магистрали от пакетов невостребованных сообщений, предназначенных отключенным либо неисправныммодулям. 1 з.п. ф-лы, 2 ил,Изобретение относится к вычислительной технике и может быть использовано для организации вычислительныхсистем.Целью изобретения является повышение производительности модуля засчет установления приоритетной дис- .циплины обслуживания.На фиг, 1 показана схема модулявычислительной. системы; на фиг. 2функциональная схема блока управления.В состав модуля входят узел 1сравнения, триггер 2 состояния, передающий регистр 3, регистр 4 адре- са, мультиплексор 5, блок 6 управления,и процессор 7.Формат сообщения, передаваемого.между модулями, содержит следующиеполя: адрес отправителя; адрес получателя; собственно данные.Регистр 4 адреса хранит адрес модуля, соответствующий адресу процессора 7, 25Узел 1 сравнения предназначен длясравнения полей адресов получателяи отправителя в формате сообщенияс адресом процессора 7 вычислительной системы, хранящимся в регистре 4 30адреса. Узел. 1 сравнения вырабатываетодин из сигналов:,Свой, "Чужой","Оповещение", Сигнал "Оповещение"информирует модуль вычислительной системы о обнаружении невостребованныхсообщений, циркулирующих по магистрали.Триггер 2 состояния указывает состояние (" Занят" или "Свободен" ) передающего регистра 3,40Блок 6 управления (фиг, 2) содержит схему 8 приоритета, с первого потретий элементы ИЛИ 9-11, элемент НЕ12, элемент И-НЕ 13, первый и второйодновибраторы 14 и 15.Схема 8 приоритета предназначенадля формирования очереди заявок смагистрали и процессора 7 вычислительной системы на передачу сообщений, причем при одновременном поступлении заявок на передачу приоритетимеет магистраль.Блок 6 управления вырабатывает сериюуправляющих сигналов: "Выбор О/1",предназначенный для подключения одного из двух источников информациимагистрали (процессор или магистраль)при записи сообщения в передающий регистр 3; "Запись" - для записи сообщения в передающий регистр 3 и установки триггера 2.К состояния в состо-.яние "Занят"; "ППРМ" - для подтверждения приема сообщения из процессора7 вычислительной системы в передающийрегистр 3; "Установка" - для установкитриггера 2 (К) состояния в состояние"Свободен",Иэ триггера 2 состояния в блок 6управления поступает сигнал "вобо"ден" или "Занят", отражающий состояние передающего регистра 3,Модель работает следующим образом.Работу вычислительной системы покажем на примере работы К-го модуля(К= 1,М), где М - общее количество мо-,дулей, так как работа всех модулейаналогична, При этом индекс модуляв позициях узлов опущен там, где этоне вызывает неоднозначностиКаждыймодуль может работать в трех режимах:"Запись", "Чтение", "Передача",В режиме "Запись" производитсяприем сообщениямодулем от процессора. При необходимости передать сообщение процессор 7 информирует блок 6управления сигналом готовности к передаче (ГПРД) нулевого уровня.Блок 6 управления вырабатывает сигнал"Выбор 1" лишь в том случае, еслитребование на передачу от процессора7 поступило на вход схемы 8 приоритета быстрее, чем требование на передачу со стороны соседнего (К) моду"ля, иначе происходит ожидание очередиобслуживания. При этом блок 6 управ-ления анализирует сигнал состояниятриггера 2 Если триггер 2 находитсяв состоянии "Свободен" и на управляющий вход мультиплексора 5 поступаетсигнал "Выбор 1", то блок 6 управления вырабатывает сигналы: "Запись",который разрешает запись сообщения изпроцессора 7 модуля вычислительнойсистемы и адреса отправителя из реГгистра 4 адреса в передающий регистр3, а также устанавливает триггер 2состояния в состояние "Занят","ППРМ" - для подтверждения приемасообщения иэ процессора 7 в передающий регистр 3, после чего сигнал"ГПРД" переходит в состояние высокогоуровня.В режиме."Чтение" производитсяприем сообщения, предназначенногодля процессора 7 модуля вычислительной системы. Включение узла 1.К сравнения происходит по переднему фронтч45 Формула изобретения 1, Модуль вычислительной системы, О содержащий передающий регистр, узел сравнения, триггер состояния, регистр адреса и процессор, причем выход передающего регистра является информационным выходом модуля, вход разрешения сравнения узла сравнения является первым входом установки модуля, вход сброса триггера состояния является вторым входом установки модуля, выход изменения сигнала состояния триггера 2.(К) из состояния "Свободен.",в состояние "Занят", Процессор 7 модуля анализирует состояние сигнала"Свой" жа своем входе разрешенияприема информации, Обнаружив переход сигнала в нулевой. уровень, про-цессор 7 производит прием сообщенияи вырабатывает сигнал подтвержденияприема "Принято", который поступаетв блок 6 управления и узел 1 сравнения, После этого сигнал Свойпереходит в состояние высокогоуровня, а блок 6,К вырабатывает сигнал "Установка", который устанавливает триггер 2,(К) состояния всостояние "Свободен",При обнаружении невостребованногосообщения, циркулирующего по магистрали, процессор 7 модуля вычислительной системы производит прием этогосообщения с сигналом "Оповещение",В режиме "Передача" осуществляется .запись сообщения с выхода (К) 25модуля обмена в передающий регистрЗ.К. Отличие этого режима от режима"Чтение" заключается в том, что узел1,К сравнения вырабатывает сигнал"Чужой" нуоевого уровня на своемвыходе признака несовпадения, Еслисхема 8 приоритета вырабатывает сигнал "Выбор" О и триггер 2.К состояниянаходится в состоянии Свободенто блок 6.К вырабатывает сигналы"Запйсьи "Установка". После сегосигнал "Чужой" переходит в состояниевысокого уровня.Предлагаемый модуль вычислительнойсистемы исключает воэможность полной 4 Омонополизации магистрали активнопередающим модулем, за счет введениясхемы приоритета, которая формируеточередь заявок с магистрали и процессора на передачу сообщений в передающий регистр 3,признака совпадения узла сравнения соединен с входом разрешения приема информации процессора, вход запрещения приема информации которого соединен с выходом признака недействительного адреса узла сравнения, о т л ич а ю щ и й с я тем, что, с целью повышения производительности модуля за счет установления приоритетной дисциплины обслуживания, в неговведены мультиплексор и блок управления, причем информационный вход модуля соединен с первым информационным входом мультиплексора, с информационным входом процессора и первым информационным входом узла сравнения, выход признака несовпадения которого соединен с первым входом блока управления, первый выход которого соединен с управляющим входом мультиплексора, выход регистра адреса соединен,с соответствуюцЭми разрядами второго информационного входа мультиплексора и разрядами второго информационного входа узла сравнения, информационные выходы процессора соединены с соот" ветствующими разрядами второго информационного входа мультиплексора, выход которого соединен с информационным входом передающего регистра, выход подтверждения приема информации процессора соединен с входом сброса узла сравнения и с вторым входом блока управления, выход готовности к передаче информации процессора соединен с третьим входом блока управле-. ния, второй выход которого соепинен с входом разрешения передачи процессора, третий выход блока управления соединен с входом записи передающего регистра и с входом установки триггера состояния, выход которого соединен с четвертым входом блока управленияи является выходом признака состояния модуля, четвертый выход блока .управления соединен с входом приостанова узла сравнения и является выходом признака готовности модуля2. Модуль по п. 1, о т л и ч а ющ и й с я тем, что блок управления содержит схему приоритета, три элемента ИЛИ, два одновибратора, элемент НЕ, элемент И-НЕ, причем первый и второй входы схемы приоритета явля" ются соответственно первым и третьим входами блока, первый выход схемы приоритета подключен к первому входу первого элемента ИЛИ, выход которого1410044 оставителехред Л.К Е, Устиноавчук Реда ор А. Тя Спесивых каз 3482/4 Подписноеомитета СССРоткрытийая наб д. 4/5 графическое предприятие, г. Ужгород, ул, Проектная Производственно соединен с первым входом первого одновибратора, второй вход которого соединен с четвертым входом блока и с выходом элемента НЕ, второй выходВ схемы приоритета соединен с вторым входом первого элемента ИЛИ, с первым входом элемента И-НЕ и является первым выходом блока, выход элемента НЕ соединен с вторым входом элемента И-НЕ, выход которого подключен к первому входу второго одновибратора, второй вход которого соединен с третьим 6 Тираж 704 ВНИИПИ Государственного по делам изобретений и 3035, Москва, Ж, Раушсвыходом схемы приоритета, выход второго одновибратора соединен с первымвходом третьего элемента ИЛИ и является выходом блока, выход первогоодновибратора подключен к первомувходу второго элемента ИЛИ и к второму входу третьего элемента ИЛИ, выходкоторого является третьим выходом блока, второй, вход .блока управления соединен с вторым входом второго элемента ИЛИ, выход которого является четвертым выходом блока.