Оперативное запоминающее устройство с самоконтролем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЯО 1406"К АВТОРСКОМ ВИДЕТЕЛЬСТ довательский технологичес адриано ер, 3. Микр3, с. 104- 10ССР1984 4-ъ ГОСУДАРСТВЕННЫИ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(71) Всесоюзный научно-исслпроектно-конструкторский икий институт релестроения(54) О 1 ЕРАТИВНОЕ ВАГ 10 ЧИНА)01 ЦЕЕ УСТРОЙСТВО С САМОКОНТРОЛ Е.Л 1 (57) Изобретение относится к вычислигльной те.хнике и может быггь использовано при построении запоминдюцих устройств с тстовым самоконтролем. Цел ьк изобретения является упроцени устройства. Устройство содержит блок оперативной памяти, генератор, счетчик, сумматор по молхлк лвд, блок сравнения, регистр и лвд трипрд. В у с т р о и с 1 и е и с х гц с т и, я е т с я и с т р о . и и ы и тестовый контроль многордзрялного блока гнердгивной пдмя 1 и чолифицировдннм тестом Чари с формировниех атдлонных данны., нд ргпстр. 1 ил.40 45 50 55 1обретение относится к вычислительнойхникс и может быть использовано припнотрн нии запоминающих устройств с тесовым самоконтролем.П,ль изобретения - упрощение уст;1 Гн 3,1(ы цртеже представлена схема операгивного запоминающего устройства с самоконтролл 1.Устройство содержит блок 1 оперативной памяти емкостью Л слов по М разрядовс информационными выодами 2, блок 3сравнения, сумматор 4 по модулю два, регистр 5, счетчик 6, второй триггер 7,вход 8 обращения устройства, вход 9 записиустройства, адресные входы О устройства,входы 11 данных устройства, генератор 12,вход 13 выбора режима, первый триггер 14.Устройство содержит также блок 15 сбросаи элемент 16 индикацииУстройство работает следующим образом.Известно, что алгоритм теста Маршдля оперативного запоминающего устройства (ОЗУ) с организацией % Х 1 заключается в двух проходах адресного пространства ОЗУ. При этом в первом проходе покаждому адресу выполняется операцияЧтение 1, Запись 0, а при втором проходс Чтение 0, Запись 1.При многоразрядном слове данных(М)1и стимуляции входов дынных прип ровс рке последовател ьны ми разрядам и счетмчика гест состоит из 2 2 проходов адресов,причем картина здесь аналогична, за исклюннием того, что для разрядов 00 имеетместо избыточность, заключающаяся в дополнительных операциях Чтение 0, Запись О и Чтение 1, Запись 1 по всех непервых проходах адресов после смены входных данны нд разряде. Информация во время разрешений операции Чтение на любом выходе данных исправного ОЗУ в текуцем проходе адресов очевидно соответствует информации, записанной в ОЗУ во время выполнения предыдущего прохода, т. е. во время операции Чтение должно соблюдаться следующее соотношение: Оны (1) =Он (1 - 1), где в качестве кванта врел 1 ени взят один проход адресов. с-разряд данных (с=ОМ 11. Таким образом, для формирования эталонной сци. тынаемой информации из ОЗУ в данном проходе адресов достаточно зафиксировать информацию, содержавшуюся на информационных входах оперативной памяти в предыду щс м проходе. Практически стандартной в настоящее время является реализация ОЗУ (БИС ОЗУ) такой таблицы истинности, когда информация, хранимая в ОЗУ, передастся на выход лишь во время разрешенной операции Чтение (при наличии активного уровня сигнала РВ), все остальное время выходы ОЗУ находятся в третьем (2) состоянии. 1 О 15 20 25 30 35 2Следовательно, состояние выходов исправного ОЗУ при контроле по описанному алгоритму теста Марш в любой момент времени отражает однозначная функция Овын (1) =) (Овх (1 - 1), РВ, ЧТ/ЗП) (=0 --- М -). В запоминающем устройстве она реализуется с помощью регистра с входами управления (Ьо, , обеспечивающими выдачу информации, хранимой в регистре, на его выходы только при подаче на них определенных активных уровней, а также перевод выходов регистра в третье (7) состояние при наличии хотя бы на одном из данных управляющих входов неактивного уровня.Примером регистра с описанными функциями может служить регистр К 155 ИР 15. Для согласования активных уровней на его управляющих входах могут быть дополнительно использованы инверторы. Для записи информации в регистр 5 при неизменном состоянии второй группы выходов счетчика 6 введен дополнительный (и+3) -й разряд счет. чика между первой и второй его группами. Это ведет к увеличению продолжительности теста в два раза. При этом и для младшего разряда данных имеются дополнительные проходы, т. е. выполняются следующие операции: Чтение 1, Запись 0, Чтение 0, Запись 0, Чтение 0, Запись 1, Чтение 1, Запись 1. Счетчик 6 используется в двух режимах. В режиме асинхронной установки по входам данных (режим Работа) счетчик 6 - . буфер магистральных сигналов системы. Если блок 1 оперативной памяти построен на БИС ОЗУ с малыми входными токами, то счетчик 6 заменяет буферные усилители. При необходимости сигналы со счетчика 6 подаются на блокпамяти через усилители. В режиме Счет (режим Контроль) счетчика 6генератор тестовых воздействий для блока 1 памяти. Второй триггер 7 служит для регистрации результата сравнения от блока 3 сравнения в каждом такте синхронизации генератора 12. Вход сброса Р второго триггера 7 соединен с выходом первого триггера 14. Генератор 12 обеспечивает синхроимпульсы для сетчика 6 и триггера 7 в режиме Контроль. Первый триггер 14 служит для блокировки работы второго триггеры 7 при первом выполнении теста. Это связано с тем, что при подаче питания оперативная память ориентируется произвольно и независимо от начальной установки стимулирующего счетчика может иметь на вы.ходе неверную реакцию, а после первого выполнения теста все ячейки памяти устанавливаются однозначно. Вход данных триггера 14 соединен с общей шиной устройства, а его синхровход - с выходом последнего разряда счетчика 6. Блок 15 сброса (например, й 5-цепь) обеспечивает сигна. лы начальной установки для счетчика 6 и триггера 14 при переводе устройства из5 1 О 15 20 25 30 35 формула изобретенан 40 45 50 55 3режима Работа в режим Контроль. Элемент индикации (например, световод) служит для отображения результатов проверки.При подаче питания импульс с блока 15 сброса устанавливает счетчик 6 в О и триггер 14 в 1. Последнее вызывает сброс триггера 7 и формирование индикации Исправно. Дальнейшая работа устройства определяется сигналом на входе 13 Контроль/ /работа. В режиме Работа логическая единица на входе 13 блокирует генератор 12 и определяет работу счетчика 6 в режиме асинхронной установки по входам данных. Таким образом, сигналы РВ, ЧТ/ЗП, адреса и данные поступают с входов счетчика 6 на соответствующие его выходы, что обеспечивает работу блока 1 оперативной памяти в обычном режиме (поскольку на входы сумматора 4 по модулю два поступают сигналы РВ и логический ноль, то его выход поворяет сигнал РВ). Так как генератор 12 заблокирован, то состояние второго триггера 7 и элемента 16 индикации остается неизменным. В режиме Контроль логический ноль на входе 13 разрешает работу генератора и определяет работу счетчика 6 в режиме непрерывного пересчета (генератор 12 работает в автоколебательном режиме). При этом состояние счетчика 6 изеняется независимо от сигналов на его входах. Поскольку стимуляция адресных входов блока 1 памяти осуществляется разрядами счетчика 6, начиная с третьего, то длительность обращения к блоку 1 памяти составляет восемь тактов синхросигнала генератора 12 (состояние счетчика 6 изменяется по переднему фронту синхросигнала). В течение первых четырех тактов осугцествляется операция Чтение, в течение вторых - - Запись. Внутрь каждой четырехтактной операции вложен двухтактный сигнал РВ (обеспечивается сумматором 4 по модулю два), который принимает активный уровень при неизменных остальных сигналах, поданных на блок 1 оперативной памяти (тем самым достигается корректная временная диаграмма), Проход адресного пространства при неизменных входных данных осуществляется дважды в виду стимуляции выходов данных памяти разрядами счетчика 6, начиная с (и+4)-го. Это вызвано необходимостью записи информации в регистр при неизменном состоянии второй группы выходов счетчика 6. После двойного прохода адресного пространства входные данные изменяются и начинается новый проход. Подобная последовательность операций характерна для теста Марш при полном переборе входных данных. Длительность одного выполнения теста составляет в данном случае 2" ф тактов синхросигнала. Поскольку при подаче питания ячейки блокаоперативной памяти ориентируются произвольно,то за время первого выполнения теста контроль выходных реакций не производится (первый триггер 414 сохраняет состояние 1, удерживая второй триггер 7 в сброшенном состоянии). Завершение выполнения теста вызывает возврат всех разрядов счетчика 6 в состояние О. При этом задний фронт на выходе его (и+тр 3)-го разряда переводит первый триггер 14 в состояние О, разрешая работу второго триггера 7 по синхровходу. Таким образом, при втором и последующих выполнениях теста по заднему фронту синхроимпульса генератора 12 (подача стимулирующего воздействия и контроль выходной реакции разнесены во времени) вторым триггером 7 осуществляется регистрация сигнала с выхода блока 3 сравнения. Сигнал сравнения равен О при совпадении данных на первых входах блока 3 сравнения (реакция блокаоперативной памяти) с данными на вторых его входах (эталонная реакция) и равен 1 при их несовпадении.Эталонная реакция формируется регистром 5 на основе сигнала на первом и втором управляющих входах, поданных с выхода сумматора по модулю два и третьего выхода счетчика 6 соответственно, сигнала на синхровходе, поступаюшего с четвертого выхода и+3)-й разряд) счетчика 6, и сигналов с второй группы выходов счетчика 6, поданных на информационные входы регистра 5. При исправном блоке 1 оперативной памяти на О-вход триггера 7 поступают О и его состояние, а следовательно, и состояние элемента 16 индикации не изменяется При обнаружении хотя бы одного расхождения триггер 7 переходит в состояние 1. При этом формируется сигнал Неисправен и блокируется генератор 12, т. е. происходит останов теста по тому адрел блока 1 оперативной памяти, где обнаружена неиспран. ность. Оперативное запоминаюшее устройство с самоконтролем, содержащее блок оперативной памяти, выходы которого являются информационными выходами устройства и соединены с входами первой группы блока сравнения, выход которого подключен к информационному входу второго триггера, выход которого является выходом результата контроля устройства и соединен с первым входом генератора, второй вход которого является входом выбора режима устройства и подключен к управляющему входу счетчика, синхровход которого соединен с выходом генератора и с синхровходом второго триггера, вход установки в О которого подключен к выходу первого триггера, информационный вход которого является входом логического нуля устройства, а вход установки в 1 является входом сброса устройства и подключен к входу сброса счетчика, выход старшего разряда которого подключен к синхровходу первого триггера, вход раз(,оставитеаь О. ИсаевР(а,)к)ор,)1. 11( ова 1 ехрет И. В( рекор)енто) 1. МускиЗаки. З 1)9 47 1 ираж 590 11 о,тпино(В 11111111111(1 заргв(нного коцит( )и (,1:(:Р по тела) иаовр(" нии н огкрыгии1,1055, Чоква, Ж:15). Р,), писк,)н нав, а 4(511)ои н).)в(нн пос)ИГ)аичко( п,(п)иятн(,Х жго)од, с. 111)о(ктнан, 4 регнения выборки блока оперативной памяти соединен с выходом сумматора по модулю два, входы которого подключены к первому и второму выходам счетчика, третий выход, а также выходы первой и второй групп ко. торого соединены соответственно с входом записи-чтения, адресными и информационными входами блока оперативной памяти, первый и третий информационные вхо,ы счетчика являются соответственно входом обращения и записи устройства, второй ин формационный вход счетчика подключен к входу логического нуля устройства, а инфор 6мационные входы первой и второй групп счетчика являются соответственно адресными и информационными входами устройства, отличаюиееся тем, что, с целью упрощения устройства, в него введен регистр, причем синхровход, первый и второй управляющие входы регистра подключены соответственно к четвертому выходу счетчика, к выходу сумматора по модулю два и к третьему выходу счетчика, инфорационные входы и выходы регистра соединены соответственно с входами второй группы счетчика и с входами второй группы блока сравнения.