Преобразователь кода

,ЯО б 1)4 Н ОЗМ 5 12 ПИСАНИЕ ИЗОБРЕТЕНИАВТОРСКОМУ СВИДЕТЕЛЬСТВУ 4105325/24 48(088.8)82, т,55, 9 626,ублик. 981.льство СССРИ 5/12, 1984. УДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(57) Изобретение относится к вычислительной технике. Его использованиев аппаратуре передачи данных позволяет повысить быстродействие преобразователя кода,которьц". содержит элемент 1 задержки и триггеры 2-4. Введение элемента 5 ИСКЛ 10 ЧАЮЩЕЕ ИЛИ исоответствуюцие соединения обеспечивают выигрыш по быстродействию более чем в два раза. 3 ил.5 1 О 20 30 35 40 45 50 Изобретение относится к вычислительной технике и может быть использовано в аппаратуре передачи данных.Цель изобретения - повышение быст-. родействия преобразователя.На фиг,1 и 2 представлен преобразователь кода, примеры исполнения; на фиг,З - временные диаграммы его работы.Преобразователь кода содержит элемент 1 задержки, первый - третий триггеры 2-4 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5. На фиг.1 и 2 обозначены вход 6 и первый 7 и второй 8 выходы,Первый 2 и второй 3 триггеры тактируются по противоположным фронтам. К-вход первого триггера 2 - инверсный.В преобразователе по фиг.1 первыми входами триггеров 2 и 3 являются их установочные входы, вторыми и третьими входами - соответственно их С-входы и 0-входы. В преобразователе по Фиг.2 первыми входами этих триггеров также являются их установочные входы (те же, что и на фиг.1), а вторыми и третьими - соответственно 3-входы и С-входы. Первым и вторым входами триггера 4 в обоих преобразователях являются соответственно их Б. - и Б-входы.Преобразователь кода работает следующим образом.Входные данные 1 фиг.За ), содержащие логическую информацию (Фиг.Зб) задерживаются элементом 1 задержки по его первому выходу на время, большее половины, но меньшее целого тактового интервала (Фиг.Зв). В триггере 2 полученный сигнал тактируется инвертированным входным сигналом и устанавливает по заднему фронту входного сигнала (Фиг.За) на выходе триггера 2 высокий уровень при наличии в задержанном сигнале (фиг,Зв) высокого уровня (фиг.Зг). В триггере 3 задержанный сигнал (фиг.Зв) тактируется входным сигналом и устайавливает по переднему фронту входного сигнала (Фиг,Зв) на инверсном выходе триггера 3 высокий уровень при наличии в задержанном сигнале (Фиг.Зв) низкого уровня (фиг.Зд). Триггер 4 устанавливает на своем выходе высокий уровень при наличии высокого уровня на Б-входе и низкий уровень при наличии высокого уровня на И-выходе,и на его выходе возникают данные в коде без возврата к нулю, задержанные относительно входных данных на 1/2 тактового интервала плюс время задержки в триггерах 2 и 4 или 3 и 4 (фиг,Зе).Элемент 1 задержки в преобразова" теле по фиг,1 задерживает данные на своем втором выходе относительно входных данных на время, меньшее тактового интервала плюс время задерж ки в двух триггерах и большее времени задержки в двух триггерах. Элемент ИСКЛ 10 ЧАЮЩЕЕ ИЛИ 5 суммирует по модулю два сигналы на своих входах, и на его выходе возникают тактовые импульсы (Фиг.Зж). Эти импульсы все имеют длительность, равную 1/2 тактового интервала, если задержка данных на втором выходе элемента 1 адержки составляет 1/2 тактового интервала плюс время задержки в двух триггерах,Элемент 1 задержки в преобразователе по Фиг,2 выбирается таким,чтобы задержка по его второму выходу была больше, чем 1/2 тактовогоинтервала плюс задержка в двух триггерах минус задержка по первому выходу этого элемента 11,и меньше, чем тактовый интервал плюс задержка в двух триггерах минус задержка по его первому выходу. При этом .в триггере 2 (фиг,2) входные сигналы (Фиг.За) тактируются задержанными данными (Фиг.Зв) и устанавливают по переднему Фронту задержанных данных на выходе триггера 2 высокий уровень, когда во входных данных высокий уровень (фиг.Зз). В триггере 3 входные данные (Фиг.За) тактируются проинвертированными задержанными данными и устанавливают по заднему фронту задержанных данных на, инверсном выходе триггера 3 высокий уровень при наличии во входных данных низкого уровня (фиг.Зи). Остальные преобразования происходят так же, как в устройстве по фиг.1. Сиг нал на выходе преобразователя по фиг.2 представлен на Фиг.Зк.Для нормальной работы преобразователя по фиг.2 необходимо, чтобы Э-триггер срабатывал по фронту сигнала на С-входе после того, как установилось его состояние по Б- или В.-входу. Если данное условие не выполняется для применяемых триггеров, з 13 то этого можно достичь, подключая к С-входам элемент задержки с временем задержки, равным времени открытия по Б- или К-входу.Кроме того, время преобразования, как видно из сравнения диаграмм на фиг.2 з,к у преобразователя по фиг,2 несколько меньше, чем у преобразователя по фиг.1, и зависит от времени задержки по первому выходу элемента 1 задержки.Преобразователь по фиг.1 более помехоустойчив к сдвигам сигналов на Б- и К-входах триггеров 2 и 3 относительно сигналов на С-входах этих триггеров по сравнению с устройством по фиг.2, так как в преобразователе по фиг.1 триггеры 2 и 3 открываются по Б- и К-входам примерно за 1/4 тактового интервала до прихода на С-входы следующих переходов уровней сигналов. Поэтому при сдвигах из-за помех сигналов на Б- и К-входах относительно сигналов на С-входах до 1/4 тактового интервала происходит правильное преобразование кода. Преобразователь по фиг.2 характеризуется большим быстродействием так как имеет меньшее время преобразования кода 1/4 тактового интервала плюс задержки в триггерах против 1/2 тактового интервала плюс задержки в триггерах в устройстве по фиг.1. Кроме того, в преобразователе по фиг.2 длительность сигналов на 8- и К-входах третьего триггера б 347 б 44 (наименее быстродействующих еговходах составляет тактовый интервал против 3/4 тактового интервала 5в устройстве по фиг.1 что превыша фет максимальное быстродействие преобразователя по фиг.2, при использовании триггеров с низким быстродействием по Я- и К-входам.10 Формула изобретения Преобразователь кода, содержащийэлемент задержки, первый выход ко торого соединен с первыми входамипервого и второго триггеров, второйвход первого триггера является вхо"дом преобразователя, инверсный выходвторого триггера соединен с первым 20 входом третьего триггера, прямойвыход которого является первым выходом преобразователя, о т л и ч а ющ и й с я тем, что, с целью повышения быстродействия, в него введен 25 элемент ИСКЛЮЧА 10 ЩЕЕ ИЛИ, второй входвторого триггера и вход элемента задержки объединены и подключены квходу преобразователя, третьи входыпервого и второго триггеров объеди иены и подключены к первому выходуэлемента задержки, второй выход которого соединен с первым входом элемента ИСТОЧАЮЩЕЕ ИЛИ, прямой выходпервого триггера соединен с вторым З 5 входом третьего триггера, инверсныйвыход которого подключен к второмувходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого является вторым выходом преобразователя.1363476атСоставитель О; РевинскийРедактор А.Огар Техред Л.Сердюкова Корректор М.МаксимишинецЗаказ 6380/54 Тираж 900 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д.4/5 Производственно-полиграфическое предприятие, г,ужгород, ул. Проектная, 4