Систолический процессор дискретного преобразования фурье

)4 С 06 Г 15/3 ОПИСАНИЕ ИЗОБРЕТЕНИЯд А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ исли 3,ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ(71) Ленинградский институт точной механики и оптики(56) Аллен Дж. Архитектура выч тельных устройств.-ТИИЭР, т. 7 1985, У 5.Система параллельной обработки. Под ред. Д. Ивенсена. М.: Мир, с. 46, (54) СИСТОЛИЧЕСКИЙ ПРОЦЕССОР ДИСКРЕТНОГОПРЕОБРАЗОВАНИЯ ФУРЬЕ(57) Изобретение относится к вычислительной технике и может быть использовано в специализированных системах обработки сигналов и изображений высокой производительности. Цель изоб-. ретения - расширение функциональных возможностей путем вычисления двумерного дискретного преобразования Фурье. Поставленная цель достигается за счет того, что в состав процессора входят информационные входы 1, 2, . регистр 3, первая матрица 4, операционнын блок 5, выход 6 первой матрицы, сумматор 7, вторая матрица 8 из операционных блоков 9, второй вход 10 матрицы, блок сдвиговых регистров 11, каналы 12 блока 1, информационные выходы 13 процессора и блок синхронизации. 4 ил.3243 1 136Изобретение относится к вычислительной технике и может быть использовано в специализированных системах обработки сигналов и изображений высокой производительности.Цель изобретения - расширение функциональных возможностей путем выполнения двумерного дискретного преобразования Фурье.На фиг. 1 представлена функциональная схема систолического процессора дискретного преобразования Фурье (ДПФ); на фиг. 2 - функциональная схема операционного блока первой (систолической) матрицы; на фиг. 3 - то же, второй (систолической) матрицы; на фиг. 4 - то же, блока сдвиговых регистров.Устройство содержит информационные входы 1 и 2, входной регистр 3, первую (систолическую) матрицу 4, операционные блоки 5 первой (систолической)матрицы, выход 6 первой (систолической) матрицы, сумматор 7, вторую (систолическую) матрицу 8, операционные блоки 9 второй (систолической) матрицы, второй вход 10 систолической матрицы, блок 11 сдвиговых регистров, каналы 12, информационные выходы 13 процессора и блок 14 синхронизации.Операционный блок 5 (фиг. 2) содержит входы 15-17, регистры 18 и 19, умножитель 20, сумматор 21, выходы 22-24. Операционный блок 9 (фиг. 3) содержит входы 25-27, регистр 28, умно- житель 29, сумматор 30, выходы 31-33,Блок 11 сдвиговых регистров (фиг. 4) содержит вход 34, регистр 35, выходы 36 и 37. Процессор работает следующим образом.При выполнении двумерного ДПФ СК Ек(УКЕ и)Е - матрица действительных эксКпоненциальных функций, всематрицы имеют порядок Й.Процессор реализует преобразования (1) по формулам:К10 С =,; И(Еф)( , Ик - - ехр(-) 2 Т/М);и(1 с г т (61где Х =Х 1, . Х 1,Х 1,; С 15 =СЕ Сд,. СрЯ М К, Г е 1, М.В выраженйи (2) преобразование в круглых скобках для каждого 1 выполняется систолической матрицей 4 лишь одинраз с использованием этого результа та во всех параллельных ветвях вычисления С , Дополнительные операции(с 1в выражении (2), соответствующие вычислению преобразования Фурье по второй координате, выполняются дополнительным сумматором 7, второй систолической матрицей 8 и блоком 11 сдвиговых регистров, осуществляющим накопление текущих результатов двумерного ДПФ. При этом исходные данные 30 Х загружаются по входу 2 систоли(М 1ческого процессора, на вход 1 которого поступают весовые множители(р е 1, Н), с выхода 6 первойсистолической матрицы 4 считывается 35 результат, соответствующий Вьяислению одномерного ДПФ, который поступает на первый вход дополнительногосумматора 7 и первый вход второйсистолической матрицы 8, на второй 40 вход 1 О которой поступают весовыемножители Р (К е 1, М) . Результатдвумерного ДГФ снимается с общеговыхода 13 блока 11 сдвиговых регистров. При этом каждая ячейка блока 5 45 первой систолической матрицы 4 реализует следующие функции (фиг, 2): ВЫх Вх ф Ьых ВХ ф(К(К-)К ВЫх ф ( Эх ВхЯ исходных данных;результатов; Вых ф= вх"Вх х, х, х юХХ1 ХХ Х ХК, К 2 цК"К 1 К 1 К О 118 11 мК н ХК - матрица СК. - матрица 50вых вхВх )(ВхКаждая ячейка блока 9 второй систолической матрицы 8 реализует функции (фиг. 3):Работой процессора управляет стандартныи блок 4 синхронизации. формула изобретенияСистолический процессор дискретного преобразования Фурье, содержащий первую матрицу из (М) операци.онных блоков, где М - размер преобразования, причем первый и второй выходы 1-го (1=1, М) операционного блока подключены соответственно к первому и второму входам (1+1)-го операционного блока, первый и второй входы первого операционного блока матрицы являются соответственно первым и вторым входами первой матрицы, первым и вторым выходами которой являются соответственно первый и второй выходы (М)-го операционного блока первой матрицы, о т л и ч а ю щ и йс я тем, что, с целью расширения функциональных возможностей путем выполнения двумерного преобразования Фурье, в него введены вторая матрица из (М) операционных блоков, блок сдвиговых регистров, сумматор и регистр, информационный вход которого является информационным входом процессора, причем третьи выходы 1-го операционного блока первой матрицы подключены к третьему входу (1+1)-го. операционного блока первой матрицы, третьим входом и третьим выходом которой являются соответственно третий вход первого и третий выход (М"1)"го операционных блоков первой матрицы, первый и второй входы регистра подключены соответственно к третьему и второму входам первой матрицы, второй выход которой подключен к первбму входу сумматора и первому входу второй матрицы, выход сумматора подклю- . чен к первому информационному входу блока сдвиговых регистров, первый выход которого подключен к второму входу сумматора, третий выход -го операционного блока второй матрицы подключен к (+1)"му информационно 45 рационного блока, третьим выходоми тактовым входом которого являютсясоответственно выход сумматора и так.товый вход регистра. му входу блока сдвиговых регистров,тактовый вход которого соединен стактовыми входами операционных блоковпервой и второй матриц и является 5 тактовым входом процессора, а (+1)-йвыход блока сдвиговых регистрдв подключен к третьим входам 1-х операционных блоков, первой и второй матрици является (1+1)-м информационнымвыходом процессора, причем операционный блок первой матрицы содержит два .регистра, умножитель и сумматор, первым входом операционного блока является информационный вход первого регистра, первый выход которого является первым выходом операционного блока,вторым входом которого является первый вход умножителя, второй вход которого подключен к второму выходу первого регистра, выход умножителя подключен к первому входу сумматора, выход которого является вторым выходомоперационного блока, третьим входом 25которого является информационный входвторого регистра, первый выход которого является третьим выходом операционного блока, тактовым входом которогоявляются соединенные между собой тактовые входы первого и второго регистров, второй выход второго регистраподключен к второму входу 1 сумматора,при этом операционный блок второй матрицы содержит умножитель, сумматор ирегистр, информационный вход которого З 5 является вторым входом операционногоблока, вторым выходом которого явля-ется первый выход регистра, второй выход которого подключен к первому входу умножителя, второй вход которогоявляется первым входом операционногоблока, первым выходом которого является выход умножителя, соединенный спервым входом сумматора, второй входкоторого является третьим входом опе1363243 2 17 А. Бараноьк Составиедактор А. Маковская Техред рректор Г, Решетни Закаэ 636 роиэводственно-полиграфическое предприятие, г.ужгород, ул.Проектная ВНИИПИпо д113035, Мо аж 671осударственного колам иэобретений ива, Ж, Раушская Подписноетета СССРкрытий