Буферное запоминающее устройство

(19) 04 С 11 С 1 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ р ПИСАНИЕ ИЗОБРЕТЕН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ в(57) Изобретениетельной техникезовано в качествнающего устройст ЙСТВ ОМИНАЮЩЕЕ УСТР относится к вы может быть ис буферного зап а систем обраб о м работ3 ил т(21) 4098372/2 (22) 31, 07, 86 (46) 23.12.87. (72) В.С. Лупи (53) 681.327.6 (56) Авторское 1176382, кл, САвгорское с В 1111202, кл. Бюл. У 47 ов и В,В, Богдан 088.8)свидетельство СС 11 С 7/00, 1985, идетельство СССР С 06 Р 12/00, 19 информации, Цель изобретения - повышение надежности устройства, Буферное запоминающее устройство содержит блок 1 памяти, регистр 4, блок 5 контроля, мультиплексор 6, счетчики 7 и 8, реверсивный счетчик 9, дешифратор 10, триггеры 11, 12, формирователь 13 сигналов считывания, сумматор 14 по модулю два, элементы ИЛИ 15, 16, элемент И 17, входы и выходы устройства. Устройство позволяет сократить потери информации при обработке и тем самым повысить эффективностьы систем обработки информации.113616Изобретение относится к вычислительной технике и может быть использовано в качестве буферного запоминающего устройства систем обработкиинФормации.Цель изобретения - повышение надежности устройства.На фиг, 1 приведена структурнаясхема устройства; на фиг. 2 - структурная схема блока памяти; на фиг,3 -структурная схема формирователя сигналов считывания.Устройство содержит блок 1 памяти,информационные входы 2 и выходы 3, 15регистр 4, блок 5 контроля, мультиплексор 6, счетчики 7 и 8, реверсивый счетчик 9, дешифратор 10, триггеры 11 и 12, формирователь 13 сигналов считывания, сумматор 14 по модулю 20два, элементы ИЛИ 15 и 16, элемент И17, входы 18 и 19 разрешения считывания и записи, вход 20 установки,выход 21 сопровождения считанных данных, выходы 22 и 23 признаков "Память 25свободна" и "Память занята".Блок 1 памяти содержит накопители25 и 24, Формирователь 26 и элемент27 задержки,Формирователь 13 сигналов считыва- З 0ния содержит триггер 28, элементы НЕ 29и 30, элементы ИЛИ 3.1.и 32, элементыИ 33-35 и элементы 36 и 37 задержки.В качестве блока 5 контроля можетбыть применен сумматор по модулю два,Устройство работает следующим об 35разом.Перед началом работы сигналом повходу 20 установки счетчики 7-9 итриггеры 11 и 12 устанавливаются внулевое состояние,При выполнении операции записи наинформационные входы 2 устройстваподается информация, подлежащая записи, в сопровождении сигнала на входе .419 разрешения записи. Сигнал на входе 19, воздействуя на вход управления мультиплексора 6, обеспечиваетподключение к адресным входам накопителей 24 и 25 блока 1 памяти сиг 50налов счетчйка 7 и запись по этомуадресу данных с информационных шин 2устройства. Причем запись данныхпроизводится в оба или в дальнейшейработе в один,из накопителей 24 и 25,55На входы задания режима накопителей 24 и 25 поступает сигнал с входа19 управления, прошедший элемент 27задержки и формирователь 26. На входы 32 2разрешения выборки накопителей 24 и25 подаются сигналы с выходов элементов ИЛИ 15 и 16, Запись данных производится в оба накопителя при нулевомсостоянии старшего разряда счетчика9 объема, т.е. до момента заполнениянаполовину буферного запоминающегоустройства, При этом высокий уровеньсигнала на инверсном выходе триггера12 через элемент И 17 и элементы ИЛИ15 и 16 поступает на входы разрешениявыборки накопителей 24 и 25,По заднему фронту сигнала на входе19 разрешения записи производитсямодификация содержимого счетчиков7 и 9, т.е. к их содержимому добавляется единица, Высокий уровень сигналана выходе старшего разряда счетчика9 устанавливает триггер 12 в единичное состояние, при котором запрещаетдублирования записываемых данных.Повторная установка триггера 12 в нулевое состояние возможна сигналом переполнения счетчика 7 при нулевом состоянии старшего разряда счетчика 9.Запись последующих информационныхслов осуществляется аналогично.При выполнении операции чтенияданных сигнал с входа 1.8 разрешениясчитывания, который является запросом чтения, поступает в формирователь13 сигналов считывания, где устанавливает в нулевое состояние триггер28 и, проходя через элемент ИЛИ 31осуществляет запись считанных из блока 1 памяти данных в регистр 4, Чтение данньм из блока 1 памяти производится по адресу, сформированномуна счетчике 8, выходные сигналы кото, рого через открытый для них мультиплексор 6 поступает на адресные входы блока 1 памяти. Сигнал с выходаэлемента ИЛИ 31 задерживается наэлементе 37 задержки и бпрашиваетэлементы И 33 и 34.При правильном чтении данных навыходе блока 5 контроля присутствуетвысокий уровень сигнала, которыйчерез элемент ИЛИ 32 разрешает формирование на выходе элемента И 34импульса сопровождения считанных данных, присутствующих в этот моментна вьиодах 3 устройства. При чтенииданных с ошибкой на выходе блока 5контроля присутствует низкий уровеньсигнала. Повторно операция чтениявыполняется при условий, что триггер11 установлен в нулевой состояние, 1361632свидетельствующее о том, что при выполнении операции записи выполнялось дублирование записи данных по этому адресу в оба накопителя 24 и 25,При высоком уровне сигнала на инверсном выходе триггера 11 разрешается прохождение через элемент И 33 выходного сигнала элемента ИЛИ 3 1, который задерживается на элементе 36 10 задержки, устанавливает триггер 28 в единичное состояние и через элемент ИЛИ .31 записывает вновь считанные данные в регистр 4. Чтение данных в этом случае производится из другого 15 накопителя (24, 25), так как высокий уровень сигнала на прямом выходе триггера 28 через элемент И 35 поступает на вход сумматора 14 по модулю два, выходной сигнал которого форми О рует сигналы разрешения выборки накопителей 24 и 25.Выходной сигнал элемента 37 задержки через открытый элемент И 34 поступает на выход 21 сопровождения 25 ,считанных данных, сигнал на котором модифицирует содержимое счетчика 8 (добавляет единицу) и счетчика 9 (вычитает единицу). 0-вход и вход синхронизации триггера 11 соединены 30 соответственно с прямым выходом триггера 12 и выходом переполнения счетчика 8, Чтение последующих информационных слов из блока 1 памяти выполняется аналогично Дешифратор 10 формирует на выходах 22 и 23 сигналы состояния блока 1 памяти "Память свободна" и "Память занята".Технико-экономические преимущества предлагаемого буферного запоминаю щего устройства заключаются в его более высокой информационной надежности по сравнению с известным, что позволит сократить потери информации при обработке и, тем самым, повысит эффективность работы систем обработки информации, использующих предлагаемое устройство.Формула изобретенияБуферное запоминающее устройство, содержащее блок памяти, информационные входы которого являются информационными входами устройства, адресные входы блока памяти подключены к . выходам группы мультиплексора, инфор мационные входы первой и второй групп которого соединены с выходами. перво 1 го и второго счетчиков соответственно, счетный вход первого счетчикаподключен к входу прямого счета реверсивного счетчика и является входомразрешения записи устройства, выходыреверсивного счетчика подключены квходам дешифратора, первый и второйвыходы которого являются соответственно выходами признаков.Память свободна" и "Память занята" устройства,вход обратного счета реверсивногосчетчика соединен со счетным входомвторого счетчика, первый и второйтриггеры, элемент И, первый вход которого соединен с инверсным выходомпервого триггера, о т л и ч а ю щ е.е с я тем, что, с целью повышениянадежности устройства, в него введенысумматор по модулю два, регистр, дваэлемента ИЛИ, блок контроля и формирователь сигналов считывания, причеминформационные входы регистра соединены с выходами блока памяти, выход.регистра подключен к входу блока контроля и является информационным выходом устройства, первый выход формирователя сигналов считывания соединенс входом обратного счета реверсивного счетчика и является выходом сопровождения считанных данных устройства,второй и третий выходы формирователясигналов считывания подключены к входу записи регистра и первому входусумматора по модулю два соответственно, управляющий вход мультиплексораподключен к входу разрешения записиустройства, к второму входу элементаИ, входу задания режима блока памятии к первому входу формирователя сигналов считывания, второй вход которого подключен к выходу блока контроля,третий и четвертый входы - к прямомуи инверсному выходам второго триггера соответственно, пятый вход формирователя сигналов считывания подключен к входу разрешения считыванияустройства, выход элемента И соединенс первыми входами первого и второгоэлементов ИЛИ, выходы которых подключены к соответствующим входам разрешения выборки блока памяти, вторыевходы первого и второго элементовИЛИ соединены соответственно с прямыми инверсным выходами сумматора помодулю два, второй вход которого подключен к выходу мультиплексора, входысинхронизации первого и второго триггеров соединены с выходами переполнеб 1361632Вния первого и второго счетчиков соот- триггера и выходу старшего разряда ветственно, установочный вход второго реверсивного счетчика, информационный триггера подключен к установочному вход второго триггера соединен с пряи информационному входам первого мым выходом первого триггера,5 оставитель Ю, Фоминаехред М.Дидык ктор Е. Шароши Редактор В. Петраш Заказ 6297/5 Подписно ВНИИ 113035 Производственно-полиграфическое предприяти Ужгород, ул,ктная,Тираж 588 Государственног елам изобретений Москва, Ж, Ра комитета ССС открытий ская наб., д