Устройство блочной синхронизации

)4 Н 04 О синхр фавит ти и сч кроки темах ружен состо ер.РОНИЗАтегрирсостоятов И 2 ил. ехнике ичивост фи АРСТВЕННЫЙ НОМИТЕТ СССРЛАМ ИЗОБРЕТЕНИЙ ИОТКРЫТИЙ ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Колтунов М.Н. и др. Сция по циклам в цифровых ссвязи, М.: Связь, 1980, с.(57) Изобретение относится связи и повышает помехоуст низации при декодировании алых кодов. Устройство содержитратор 1, управляемый делительоты, состоящий из инвертора 3ного триггера 4, блок 5 обная признака синхросигнала,щий из инверторов б и 7, триг 8 и 9, элемента И-НЕ 10 и инующей цепи 11, и накопитель 12,щий из триггеров 13-15, элеменНЕ 16 и элемента 17 задержки.лы (фиг. 2 д) с второго выхода регенератораподаются на входы инвертора 6 и триггера 8, а третьи троичные символы (фиг. 2 з) с третьего выхода регенератора- на входы инвертора 7 и триггера 9. Единичные сигналы с выходов инверторов 6 и 7 и с инверсных выходов триггеров 8 и 9 (фиг.2 е, и,ж,к) поступают на входы элемента И-НЕ 10, на выходе которого формируется при этом нулевой сигнал (фиг.2 л), что связано с отсутствием второго и третьего троичных символов на двух соседних тактовых интервалах, а значит характеризует прием первых 0 троичных символов на двух соседних тактовых интервалах, т.е. признаков синхросигнала. Ввиду разбросов времени срабатывания с микросхем для устранения возможных дроблений импульсов последовательность признаков синхросигнала (фиг. 2 л) пода.ется на выход блока 5 обнаружения через интегрирующую цепь 1.При обнаружении первого истинного признака синхросигнала (фиг. 2 л), его задний фронт (попожительный переход) совпадает с положительным напряжением сигнала (фиг. 2 г). Этот момент служит началом накопления истинных признаков синхросигнала в накопителе 12.Признаки синхросигнала (фиг. 2 л) подаются на счетные входы триггеров 13-15 накопителя 12. Причем на вход триггера 13 подается сигнал (фиг. 2 г) с выхода делителя 2 частоты, Сигнал с прямого выхода триггера (фиг. 2 м) подается на вход триггера 14, с прямого выхода которого (фиг, 2 н) - на вход триггера 15. При этом сигналы с выходов триггеров 13-15 (фиг,2 м, н,о) поступают на входы элемента И-НЕ .16, .управляющий сигнал с выхода которого (фиг, 2 б) через элемент 17 задержки подается на второй вход элемента И-НЕ 3 управляемого делителя 2 частоты, а также на входы "Установка О" триггеров 13-15 (Фиг. 2 б,м,н,о). За счет этого изменяется фаза синхросигнала (фиг. 2 г) на выходе блока 5 обнаружения, осуществляется вхождение в синхронизм и сброс накопленных значений признаков. Однако из-за ошибок возможно появление двух первых троичных символов 00 внутри кодовых групп (ложного 1 1341726Изобретение относится к техникесвязи и может быть использовано придекодировании алфавитных кодов в цифровых системах передачи с различнымипередающими средствами,Цель изобретения - повышение помехоустойчивости синхронизации придекодировании алфавитных кодов.На фиг. 1 представлена структур Оная электрическая схема устройства.блочной синхронизации; на Фиг. 2временные диаграммы , поясняющие работу устройства.Устройство блочной синхронизации 15содержит регенератор 1, управляемыйделитель 2 частоты, состоящий иэинвертора 3 и счетного триггера 4,блок 5 обнаружения признака синхросигнала, состоящий из первого и второго инверторов 6 и 7, триггеров 8 и9, элемента И-НЕ 1 О и интегрирующейцепи 11, и накопитель 12, состоящийиз триггеров 13-15, элемента И-НЕ 16и элемента 17 задержки. 25Устройство блочной синхронизацииработает следующим образом,В регенераторе 1 из принятоголинейного сигнала Формируется такто вый сигнал, случайные последовательности вторых и третьих троичныхсимволов (фиг. 2 а,д,з).С первого выхоДа регенератора 1 тактовый сигнал(фиг, 2 а) подается на первый входинвертора 3 управляемого делителя 2частоты, а также на счетные входытриггеров 8 и 9 блока 5 обнаружения.При отсутствии на другом входе инвертора 3 импульсов управления (Фиг,2 б),поступающих с выхода элемента 17 40задержки, инвертированный тактовыйсигнал (фиг. 2 в) с выхода инвертора3 подается на счетный вход счетноготриггера 4, на выходе которого в результате деления тактовой частоты 45на 2 с точностью до Фазы формируетсясигнал (фиг. 2 г), который подаетсяиа вход триггера 13 накопителя 12.Признаком тактового сигнала в коде ЗВ 2 Т считают моменты появлениядвух первых троичных символов 00,которые в отсутствие ошибок могутпоявляться только на границах тактовых интервалов при приеме следующихсочетаний троичных групп: 10 01,5510 02, 20 01, 20 02,Последователь признаков синхросигнала (фиг. 2 л) формируется в блоке 5обнаружения, Вторые троичные симво-3 1341 признака). В этом случае задний фронт импульса (фиг. 2 л) совпадает с положительным импульсом сигнала (фиг.2 г). При этом триггер 13 переключается в состояние "1" (заштрихованная область на фиг. 2 м). Первый после этого истинный признак (фиг. 2 л) изменяет состояние триггера 13 (момент окончания заштрихованной области на 10 фиг. 2 м) и хотя триггер 14 переходит в состояние "1" (заштрихованная зона на фиг, 2 н) последовательная перезапись признаками одной (и даже двух) "1" в триггерах 13 - 15 накопителя 12 не приводит к срабатыванию элемента И-НЕ 16 и изменению установленной фазы сигнала (фиг. 2 г). Эта операция соответствует сбросу накопленного значения одного признака другим. 20 Формула изобретения Устройство блочной синхронизации, содержащее управляемый делитель частоты и блок обнаружения признака 25 синхросигнала, тактовые входы которых объединены и являются тактовым входом устройства, информационным входом которого является соответствующий вход блока обнаружения признака синх росигнала, выход которого подключен 7264к соответствующим входам К-накопителей (где К-количество символов в кодовой группе), о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости синхронизации при декодировании алфавитных кодов, блок обнаружения признака синхросигнала выполнен в виде элемента И-НЕ, интегрирующей цепи, двух инверторов и двух триггеров, счетные входы которых объединены и являются тактовым входом блока обнаружения прйзнака синхросигнала, информационные входы триггеров объединены с входами соответствующих инверторов и являются соответственно информационным и дополнительным информационным входами блока обнаружения признака синхросигнала, а выходы триггеров и соответствующих инверторов подключены через элемент И-НЕ к входу интегрирующей цепи, выход которой является выходом блока обнаружения прИзнака синхросигнала, при этом выход накопителя подключен к управляющему входу управляемого делителя частоты и к входу "Установка О" К-накопителей, к тактовым входам которых подключены выходы соответствующих разрядов управляемого делителя частоты.1341726 Составитель В. ЕвдокимоваТехред И.Попович . Корректор М Шароши Редактор И, Касарда Заказ 4445/57 Тираж 638 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д. 4/5