Коммутирующее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 9) 111) СПУБ Т СССР ТКРЫТ СА ОБРЕ ТОРСКОМУ СВ СТВО ительзовано ряже- новной(57) Изобретение относится к вычислной технике и может быть испольв вычислительных системах для сопния центрального процессора с ос памятью и магистралью асинхронного интерфейса, например, типа общей шины (ОСТ 11.305.903 - 80) . Целью изобретения является расширение области применения устройства, для этого в коммутирующее устройство, содержащее регистр 2, дешифратор 1, элемент И 8, элемент ИЛИ 5, элемент НЕ 7 и шинный формирователь 10, введены группа 4 элементов И, демультиплексор 6, два мультиплексора 9 и 3. Устройство позволяет организовать в рамках асинхронной магистрали параллельный синхронный обмен между, например, процессором, памятью и периферийными устройствами. В различных режимах в вычислительную систему включается одно или два устройстваИзобретение относится к вычислительной технике и может быть использовано в вычислительных машинах, для сопряжения центрального процессора, основной памяти и магистрали с асинхронньм интерфейсом, например типа общая шина.Целью изобретения является расширение области применения устройства.На фиг. 1 представлена структура вычислительной системы и функциональная схема устройства; на фиг. 2 и 3 - временные диаграммы функционирования устройства.Коммутирующее устройство содержит (фиг. 1) дешифратор 1, регистр 2, второй мультиплексор 3, группу 4 элементов И, элемент ИЛИ 5, демультиплексор 6, элемент НЕ 7, элемент И 8, первый мультиплексор 9, шинный формирователь 10, шины 1 и 12 групп адресных входов и выходов, шины 13 и 14 первой и второй групп информационных входов, шины 15 группы адресно-информационных входов-выходов, линию 6 входа синхронизации, линии 17 и 18 входов управления передачей на группу адресно-информационных входов-выходов и группу информационных выходов, линии 19 группы информационнь 1 х выходов, линии выхода 20 направления передачи, линию 21 управляющего входа дешифратора 1.На фиг. 1 показаны также процессор 22, блок 23 управления магистралью, основная память 24, магистр-ль 25 и периферийные устройства 26, шинные формирователи 2 и 28, элемент И 29, коммутирующие устройства 30 и 31, линии 32, 33 и 34 входов синхронизации, записи и чтения, информационные шины 35 и 36.Коммутирующее устройство работает следующим образом.Дешифраратор 1 при наличии разрешения на линии 21 формирует сигнал на своем выходе только в случае, если адрес, установленный на шинах 1, не принадлежит адресному пространству основной памяти 24. По коду на шинах 11 дешифратор 1 фактически определяет направление обмена: с памятью 24 или периферийными устройствами 26 будет обмениваться процессор 22. На фиг. 1 показана отдельная линия 21, но в принципе сигнал на эту линию может поступать с одного из разрядов шины 1.Система и устройство в режиме чтения команд и данных из основной памяти 24 и из периферийных устройств 26 в процессор 22 с использованием коммутирующего устройства работают следующим образом.Центральный процессор 22 выдает на шины 11 коммутирующего устройства 30 адрес запоминающей ячейки (фиг. 4), одновременно посылая сигнал Чтение по линии 34.По синхросигналу в линии 32 этот адрес записывается в регистр 2.Дешифратор 1 анализирует состояние разрядов адреса на шинах 11. Например, наличие в старших разрядах адреса хотя бы одного логического 0 означает факт обращения к ячейке, находящейся в основной памяти 24. В подобных ситуациях дешифратор 1 выдает нулевой сигнал, который инвертируется элементом НЕ 7 и открывает элемент И 8 для прохождения синхросигнала на управление демультиплексором 6. При этом демультиплексор 6 подготавливается к передаче сигналов адреса на шины 12 коммутирующего устройства 30. Одновременно синхросигнал проходит через элемент ИЛИ 5 и открывает группу 4 элементов И, которая пропускает сигналы адреса в основную память 24. Данные из памяти по шинам 36 через шинный формирователь 28 поступают на входы мультиплексора 3. При отсутствии на линии 18 единичного сигнала, вырабатываемого блоком 23, мультиплексор 3 пропускает сигналы данных на шины 19 и через шинный формирователь 27, управляемый сигналом чтения в линии 34, в процессор 22 по шинам 35. Если процессор 22 обращается к периферийному устройству 26, дешифратор формирует единичный сигнал, который поступает на линию 20 и через элемент НЕ 7 -- на вход элемента И 8, закрывая его для прохождения синхросигнала с линии 32. Тем самым демультиплексор 6 подготавливается для передачи информации в мультиплексор 9. Сигнал с линии 20 поступает на блок 23, который выставляет сигнал ВУ на линии Выборка устройства.Этот сигнал поступает на линию 17 коммутирующего устройства 30 и разрешает прохождение сигнала адреса с выхода регистра 2 через группу 4 элементов И и мультиплексор 9 на вход шинного формирователя 10. В отсутствии единичного сигнала на линии 8 шинный формирователь 10 пропускает сигналы адреса на шины 15 и далее на шины Адрес-данные магистрали 25.Блок 23 устанавливает сигнал ОБМ на линии Синхронизация обмена магистрали 25.Устройства 26, снабженные аппаратурой дешифрации адреса, считывают адрес с соответствующих линий магистрали, опознают его и после появления сигнала ОБМ запоминают необходимые им поля адреса. Устройство, опознавшее адрес, становится ведомым. 25 30 35 40 45 50 5 10 15 20 Блок 23 снимает с линии7 сигнал ВУ, снимая адрес на шинах 15 коммутирующего устройства.Блок 23 устанавливает сигнал ДЧТ на линии Чтение данных магистрали. Этот сигнал подготавливает мультиплексор 3 и шинный формирователь 10 к прохождению информации с шин 15 на шины9 устройства 30.5105 20 25 30 35 40 45 50 55 Ведомое устройство 26 в ответ на сигнал ДЧТ устанавливает сигнал ОТВ на линии Ответ устройства магистрали 25 и данные ца линиях Адрес-данные магистрали 25. Данные поступают по шинам 15 и 19 и через шинный формирователь 27, управляемый сигналом чтения в линии 34, в центральный процессор 22.Процессор 22 принимает данные и блок 23 сбрасывает в линии 18 сигнал ДЧТ.После сброса сигнала ДЧТ ведомое устройство снимает данные с линий Алресданные и сбрасывает сигнал ОТВ.Блок 23 сбрасывает сигнал ОБМ на лини и ма гистрал и 25.Запись информации из центрального проессора 22 в основную память 24 и перифери йные устройства 26 осуществл яется следующим образом (фиг. 3).Центральный процессор 22 выставляет на шинах 11 адрес ячейки памяти 24, ца шинах 35 - данные, подлежа 1 цие записи в эту ячейку.Одновременно на линии 33 выставляется сигнал записи. В отсутствии сигнала в линии 34 шинный формирователь 27 направляет сигналы данных на шины 1 коммутирующего устройства 31.Анализ разрядов адреса на шинах 11 коммутирую 1 цего устройства 30 производится аналогично режиму чтения. Результат анализа по линии 20 коммутирующего устройства 30 поступает на линию 20 коммутируюгцего устройства 31 и далее ца вход элемента НЕ 7. При этом дешифратор 1 устройства 31 находится в состоянии с высоким выходным сопротивлением, так как на его управляющий вход подан логический О с линии 21 устройства 31.Если процессор 22 обращается к ячейке основной памяти 24, то по синхросигналу на линии 16 адрес, как и в режиме чтения, с выходов регистра 2 поступает на шины 12 устройства 30 и памяти 24. Данные по этому же синхросигналу, проходящему через элемент И 29, на другом входе которого в этот момент присутствует сигнал 1 с линии 33, проходят с выхода регистра 2 устройства 31 на шины 12 и через шинный формирователь 28, на входе управления которого присутствует сигнал О с линии 34, на 1 цину данных основной памяти 24.Если процессор 22 обращается к периферийному устройству 26, то единичным сигналом результата анализа разрядов адреса запрещается прохождение синхросигнала через элементы И 8 обоих коммутирующих устройств 30, 31 и подготавливается прохождение информации с регистраторов 2 на шины 15. Одновременно этим же сигналом по линии 20 запускается в работу блок 23 (фиг. 3), который выставляет в линию 17 сигнал ВУ, который поступает в магистраль и разрешает прохождение адреса на шины 15 устройства 30. Блок 23 выставляст сигнал ОБМ. Г 1 ерифсрийнос устройство 26 опознал длрсс и становится веломым. Блок 23 снимает сигнал ВУ Гири этом снимаются лдццыс с шиц 15) и олцовременцо с этим выдает по линии 17 коммутирующего устройства 31 сигнал вь)лачц лзцных. По этому сигналу лаццыс с выхолд регистра 2 поступают ца шины 15 и с ццх на шины 13 комх 1 утирую 1 цего устройства 30. В отсутствии цд линиях 17 ц 18 устройства 30 сигналов ВУ и ДЧТ лаццыс с шиц 13 поступают по шинам 5 в мап 1 стрдль 25.Блок 23 устанавливает сигнал ДЗП цд линии Запись лднцых магистрали 25.Веломое периферийное устройство принимает по сигналу ДЗП ицформацик) с соответствующих линий магистрали 25 ц хст 11- навливает сигцдл ОТВ. Блок 23 сбрасывает сцп)алы ДЗ 1 и выдачи данных, после чего сцимак)тся лдццьц с мап 1 стралц 25. Ведомое устройство сбрасывает сигнал ОТВ. Блок 23 сбрасывает сигнал ОБМ. Нд фиг. 2 показан вариант рдботы системы с одним коммутцрук)ц 1 им устройством, обеспечивающим дсццхроццый Обмен мсжлу центральным процессором 22 ц памятью 24 цли с периферийными устройствами ТОЛ ЬКО В РСЖ Ц МЕ ЧТО ЦИ 5. ФОР 11 У,1 а 1 а 1 о 1)Ре)т н 14,чхох)мут 14 ру 1 оц 4 сс ус) ройство, солерждщсс регистр, группа управляющих вколов которого я 14 лястс 54 группои алрссцы вколов устройствд, лсшцфратор, элсх 1 сцт 11, первый вход и вь 1 хол которого сослицсцы соответственно с выходом элсмс 1 пз НЕ ц первым входом элемента ИЛИ, шццць 1 й формирователь, вход-выход которого является группой адресно-информационных вхоловвыхоло 14 устройства, От.1 ичаюиеее.1 тем, что, с целью расширения области применения устройства, в него введены группа элементов и, лсмультцплсксор, первь)й и второй мультиплексоры, причем ицформдциоццые входы лешифратора соединены с соответствующими входамц старших рззря,1 ов группы адресных входов устройства, а выхол дешифратора является выходом направления передачи устройства и соединен с входом элемента НЕ, второй вход элемецтз И соединен с входом синхронизации реп)стра и является вхолом сицхроцизаццц устройства, группз выходов регистра соелиненд с группой информационных входов элементов И группы, группа выколов которой сослцнсцд с ГРхппой 1 ццф4)мдГ 14 онцы вхОЛОВ Лсмультццлексорд. вхол управления которого соединен с выхолом элемента И, первая группа выхол 1)14 лс)1 у,)ьт 14 плсксорд является группой длрссцых вь 1 ходов устройства, а вторая группа выходов лемультиплсксорд сое лицецд с первой группой ицформзццсц 1 цых/5 А ПРЕС долее ,И двп птв ай 17 вв 1 17 в 1 В//// р//сн////// 1 ВМтеное М// и/ бб// / дцт(1 п 1 птв Сос гавите ть и. ВертлибГелактор тс До, пнин Гекре И. Верее Корректор Г. РешетникЗаказ 2007,50 1 ираж 673 По вписноеВПИИПИ Государственно/о комитета ПО:Р по летам изобретений и открытий113035, Москва, Ж - 35, 1 аешская наб., ть 4151 р/изволственно-п/ь/нирафиисское прел//1)и//тие, с. Ужсород, 1/л. Проектная, 4 входов первого мультиплексора, вторая группа информационных входов которого является первой группой информационных входов устройства, вход управления первого мультиплексора объединен с вторым входом элемента ИЛИ и является входом управления передачей на группу адресно-информационных входов- выходов устройства, выход элемента ИЛИ соединен с входом управления элементов И группы, группа выходов первого мультиплексора соединена с группой информа///а - : --ционных входов шинного формирователя, группа выходов которого соединена с первой группой информационных входов второго мультиплексора, вторая группа информационных входов и выход которого являются соответственно второй группой информационных входов и группой информационных выходов устройства, вход управления второго мультиплексора соединен с входом управления шинного формирователя и является 10 входом управления передачей на группу информационных выходов устройства.