Устройство цикловой синхронизации

. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство С9 965006, кл,Н 04 Ь 7/08, 1983Патент США В 4316284,кл, Н 04 3 3/06, 982,54) УСТРОЙСТВО ЦИКЛОВОЙ СИН И ЦИ(57) Изобретение относится к элросвязи. Цель изобретения - умение времени вхождения в синхрониУстройство содержит выделительхрокомбинации (СК),состоящий изресного счетчика 7 и оперативнопоминающего блока (ОЗБ)8, формитель 2 управляющих сигналов, гэталонной СК, блок сравнения 4, контроллер 5 синхронизма и коррекционный олок 6. Для согласования адресной организации ОЗБ 8 со структурой цикла счетчик 7 воздействует на управляющие входы ОЗБ 8. Если и бит с выхода ОЗБ 8 совпадают с и битами эталонной СК, то блок сравнения 4 вырабатывает кратковременный импульс "СК обнаружена" и переводит контроллер 5 и соотв.11все устр-во в состояние Подтверждение", соответствующее состоянию синхронизма. В этом состоянии устр-во может находиться в течение длительности одного цикла, а затем переходит либо в состояние "Поиск", т, е.выходит из синхронизма, либо в состояние "Захват, т. е. остается в режиме синхрониэма, Цель достигается выполнением выделителя 1. 1 ил.129384Изобретение относится к электросвязи и может использоваться для ци-,кловой синхронизации приемников всистемах передачи цифровой информации с временным разделением каналов 5Целью изобретения является уменьшение времени вхождения в синхронизм,На чертеже представлена структурная электрическая схема устройствацикловой синхронизации, 10Устройство цикловой синхронизациисодержит выделитель 1 синхрокомбинации, формирователь 2 управляющих сигналов, генератор 3 эталонной синхрокомбинации, блок 4 сравнения, контроллер 5 синхронизма, коррекционныйблок 6.Выделитель 1 синхрокомбинации содержит адресный счетчик 7 и оперативный запоминающий блок 8, Коррекционный блок 6 содержит счетчик 9импульсов и .первый и второй элементыИ 10 и 11.Устройство цикловой синхронизацииработает следующим образом.В каждом цикле принимаемого группового сигнала содержится И бит, изкоторых п + 1 с битов предназначеныдля циклового фазирования: п битовотведены для синхрокомбинации (СК), З1 битов - для идентификатора цикла(ИЦ). Указанные п + 1 с битов равномерно распределены через каждыеш - 1 информационных битов в частицикла, состоящей иэ ш(п+Е) битов, 35Тактовое колебание поступает натактовый вход формирователя 2, выходные управляющие сигналы которого поступают на соответствующие управляющие входы блока 4 сравнения и адресного счетчика 7. Адресный счетчик 7воздействует на управляющие входыоперативного запоминающего блока(ОЗБ) 8 так, чтобы согласовать адресную организацию ОЗБ 8 со структурой 45цикла, Для этого ячейки памяти ОЗБ 8образуют матрицу из п + 1 строк и шстолбцов, В режиме записи биты входного сигнала последовательно записываются в строки матрицы, а в режиме 50чтения считываются по столбцам,На одном тактовом интервале встроку матрицы ОЗБ 8 записывается последний поступивший на информационный вход устройства цикловой синхронизации бит входного сигнала, послечего ОЗБ 8 переводится в режим чтения и из него с высокой частотой считываются и + 1 битов, размещенных в 9 2столбце матрицы, в котором содержится и последний поступивший бит. Еслив той части входного сигнала, котораяхранится в ОЗБ 8, содержится п + Ебитов СК и ИЦ, то они оказываютсяразмещенными в одном иэ столбцов матрицы ОЗБ 8, Описанная запись одноговходного бита и чтение и + 1 с битовиз ОЗБ 8 повторяются на каждом тактовом интервале,При отсутствии синхронизма контроллер 5 и соответственно устройствоцикловой синхронизации находятся всостоянии Поиск , При этом считываемые и битов с выхода ОЗБ 8 подаютсяна блок 4 сравнения, на который такжепоступают и битов эталонной СК с эталонных выходов генератора 3.Если укаэанные и битов с выходаОЗБ 8 совпадают с и битами эталоннойСК, то блок 4 сравнения вырабатываеткратковременный импульс "СК обнаружсна" и переводит контроллер 5 и соответственно устройство цикловой синхронизации в состояние Подтверждение", соответствующее режиму синхрониэма,В противном случае чстоойство цикловой синхронизации остается в состоянии "Поиск",Сразу после перехода в состояние"Подтверждение" контроллер 5 вырабатывает два сигнала, Первый из них -кратковременный импульс, поступающийс выхода контроллера 5 на вход"Сброс" счетчика 9 коррекционногоблока 6, В режиме синхронизма нулевое состояние счетчика 9 совпадаетпо времени с импульсом "СК обнаружена", т.е, с моментом обнаружения СК.Второй сигнал появляется на дополнительном выходе контроллера 5 и представляет собой низкий логическийуровень, который сохраняется до потери синхронизма. Этот сигнал поступает с дополнительного выхода контроллера 5 на запоминающий вход генератора 3. Он обеспечивает запоминание 1 битов ИЦ, поступающих с выхода ОЗБ 8 вслед за обнаруженными и битами СК, Указанные биты ИЦ записываются в генераторе 3 под воздействиемсинхросигнала, поступающего от формирователя 2,Значение этих битов ИЦ изменяетсяот цикла к циклу при поступлении навход сигнала "Отметка цикла" генератора сигнала с выхода Отметка цикла"коррекционного блока 6. Указанное из 1293849менение ИЦ разрешается только в режиме синхронизма низким уровнем сигнала, поступающим с дополнительного выхода контролера 5 на запоминающий вход генератора 3, 5Интервал времени, в течение которого контроллер 5 (и соответственно устройство цикловой синхронизации) может находиться в состоянии "Подтверждение", не превышает дтительнос ти одного цикла, а затем переходит либо в состояние "Поиск" (выходит из синхронизма), либо в состояние "Захватя (остается в режиме синхронизма).Критерием потери синхронизма в состоянии Подтверждение" является ошибочный прием первой после восстановления синхронизма СК, включая ИЦ,Модуль счета счетчика 9 равен Я, Поэтому под действием тактового нолебания, поступающего на его тактовый вход, через Ю тактовых интервалов после первого обнаружения СК счетчик 9 оказывается в нулевом состоянииПервый элемент И 1 О, подключенный к соответствующим разрядам счетчика 9,. вырабатывает кратковременный контрольный импульс. Этот импульс поступает на дополнительный управляющий вход контроллера 5 в тот момент времени, 30 когда на первом его входе, подключенном к выходу блока 4 сравнения, должен появиться очередной импульс СК обнаружена", Если в состоянии "Подтверждение" указанные импульсы не З 5 появляются одновременно в ожидаемый момент обнаружения СК, то устройство цикловой синхронизации считается вышедшим из синхронизма и возвращается в состояние "Поиск". Если же точно через М тактовых интервалов после первого обнаружения СК контрольный импульс (выходной сигнал блока 4 сравнения) и импульс "СК обнаружена" поступают на контроллер 5 одновременно, то контролер 5 (и соответственно устройство цикловой синхронизации) из состояния "Подтверждение" перехо-дит в состояние "Захват", В этом состоянии контроллер 5 начинает подсчет э 0 числа несовпадений во времени контрольного импульса и импульса "СК обнаружена". Из состояния "Захват" контролер 5 выходит из синхронизма только в том случае, если указанные 55 импульсы не появляются одновременно не менее трех раз подряд в моменты ожидаемого обнаружения СК, Только в случае трех последовательных несовпадений сигнал на дополнительном выходе контроллера 5 принимает значение высокого логического уровня, что свидетельствует о переходе в состояние Поиск", т,е, о выходе из режима синхронизма.Формула изобретенияУстройство цикловой синхронизации, содержащее последовательно соединенные генератор эталонной синхрокомбинации, блок сравнения, контроллер синхронизма и коррекционный блок, а. также выделитель синхрокомбинации и формирователь управляющих сигналов, управляющие выходы которого подсоединены к соответствующим управляющим входам контроллера синхронизма, а вход сигнала "Отметка цикла" генератора эталонной синхрокомбинации подключен к выходу сигнала "Отметка цикла" коррекционного блока, причем информационный вход выделителя син.- хрокомбинации и объединенные тактовые входы формирователя управляющих сигналов и коррекционного блока являются соответственно информационным и тактовым входами устройства, о т л ич а ю щ е е с я тем, что, с целью уменьшения времени вхождения в синхронизм, управляющие входы выделителя синхрокомбинации подключены к соответствующим управляющим выходам формирователя управляющих сигналов, выход выделителя сннхрокомбинации подсоединен к другому входу блока сравнения и входу сигнала "Идентификатор цикла генератора эталонной синхрокомбинации, запоминающий, тактовый и установочный входы которого подключены соответственно к дополнительному выходу контроллера синхронизма, тактовому и дополнительному управляющему выходам формирователя управляющих сигналов, а контрольный выход коррекционного блока подсоединен к дополнительному управляющему входу контроллера синхронизма, причем выход сигнала "Отметка цикла" коррекционного блока является вьГходом устройства, а выделитель синхрокомбинации содержит последовательно соединенные адресный счетчик и оперативный запоминающий блок, информационный вход и выход которого являются соответственно информационным вхо1293849 Составитель В.ОрловРедактор Н.Швыдкая Техред В.Кадар Корректор Е,Сирохман Тираж 639 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Заказ 397/59 Производственно"полиграфическое предприятие, г.ужгород, ул.Проектная,4 дом и выходом выделителя синхрокомби- счетчика являются управляющими вхо"нации, а управляющие входы адресного дами выделителя синхрокомбинации,