Устройство для детектирования амплитудно-фазомодулированных сигналов

(19) (11 114 Н 0427 П ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ 3/24-098487.Бюл. Р 7ий электротехязи им.А.С.Полашов, П.Я,НУК,Л.Спиваковси И.В,Левче94.62 (088.8)ское свидетелкл. Н 0427 нический дельман ий о 9 сигре-ания,ство СССР 22, 1975,(21) 378005(54) УСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВА АМПЛИТУДНО в ФАЗОМОДУЛИРОВАНН С НАЛОВ(57) Изобретение относится к те передачи данных по каналам связ обеспечивает повьшение помехоза шюценности при скачках фазы. Ус содержит групповой коррелятор 1 блоки 2, 25 пересчета проекций нала, преобразователи кода 3, 4 шарий блок 5, блок 6 декодиров1292202Устройство для детектированияамплитудно-фазомодулированных сигналов содержит групповой коррелятор 151, первый блокпересчета проекцийсигнала, первый 3 ивторой 4 преобразователи кода, решающий блок 5,блок 6 декодирования, анализатор 7Фазовой расстройки, первый 8 и вто 20рой 9 коммутаторы, первый 1 О и второй 11 сумматоры, первый 12 и второй3 оперативные запоминающие бло, .ки, амплитудный селектор 4,элемент ИЛИ 15, третий 16, четвертый 17, пятый 18 и шестой19 коммутаторы, первый элемент И 20,третий 21 и четвертый 22 сумматоры,первый 23 и второй 24 перемножители,второй блок .25 пересчета проекцийсигнала, первый 26 и второй 27 усреднители, первый блок 28 сравнения,второй элемент И 29, триггер 30, второй блок 31 сравнения, регистр 32сдвига, третий элемент И 33,анализатор 7 фазовой расстройки, коммутаторы 8, 9, 16-19, сумматоры 10, 11, 21, 22, оперативные запоминающие блоки 12, 13, амплитудный селектор 4, элементы ИЛИ 15, И 20, 29, 33, перемножители 23, 24, усреднители 26, 27, блоки 28,31 сравнения, триггер 30, регистр сдвига 32. В групповом корреляторе 1 вычисляются коэф.корреляции входного группового сигнала с 2 и опорными сигналами. В решающем блоке 5 они сравниваются с порогом, В результате сравнения формируется четырехразрядное двоич,ное число, которое декодируется в переданные по данному каналу инфорИзобретение относится к технике передачи данных по каналам связи и может использоваться для построения когерентных приемников высокоскоростных многоканальных УПС. 5Цель изобретения - повышение помехозащищенности при скачках Фазы.На чертеже представлена структурная электрическая схема предлагаемого, устройства. 0 мационные символы. Анализатор 7 вырабатывает значения корректирующих коэф, для каждого канала, которые затем усредняются в групповой цифровом интеграторе, состоящем из ком,мутаторов 8,9, сумматоров 10, 11 и запоминающих блоков 12, 13. Полученные значения коэф, пересчета через коммутаторы 18,19 поступают на блок 2. Для исключения ложных срабатываний схемы компенсации скачка Фазы в случае вхождения в синхро. низм предусмотрен детектор синхронизма, состоящий из блока сравнения 28, регистра сдвига 32 и элемента И 33. 1 ил,Устройство работает следующимобразом.Входной групповой сигнал Б(п )поступает на вход группового корре,лятора 1, в котором по определенному алгоритму на каждом тактовом интервале вычисляются коэффициентыкорреляции Хи У (с=1,2п)входного сигнала с 2 и опорными сиг.налами. Полученные коэффициенты .преобразуются в первом блоке 2 посоответствующему алгоритму через первый 3 и второй 4 преобразователи.кода подаются в решающий блок 5, гдесравниваются с порогом, равным (2 п 1),В результате сравнения формируетсячетырехразрядное двоичное числоЬЪ,Ь Ь, которое декодируется вблоке 6 декодирования в переданныепо данному каналу УПС информационныесимволы ао а, а аПодстройка значений коэффициентов пересчета созци зпЦ (1 с =1,2 п) осуществляется сигналами, поступающими с пятого 18 и шесто-го 19 коммутаторов. Анализатор 7фазовой расстройки вырабатывает значения корректирующих коэффициентовЬХи Ь У (с=1,2и) для каждого канала, которые затем усредняются в групповом цифровом интеграторе, состоящем из первого 8 и второго 9 коммутаторов, первого 10 ивторого 11 сумматоров и первого 12и второго 13 запоминающих блоков, Полученные на выходе первого 12 и второго 13 запоминающих блоков зна,чения соя(р и ваап ср (1 с = 1,2п) через пятый 18 и шестой 19 коммутаторы коммутируются на входы первого блока 2.Амплитудный селектор 14 анализирует сигналы А (ХУ,) и вырабатывает сигнал П при обработке сиг- Ю налов с минимальной амплитудой (класс Я (1) и сигнал У при обработке сигналов с максимальной амплитудой (класс Б (3). Элемент ИЛИ 15 осуществляет операцию логического . 15 сложения сигналов У Ч П = 11 . Так" 4 товый сигнал 11 г служит для синхронной с обрабатываемыми сигналами А к (Х,Ук) 1 с = 1,п выдачи из первого 12 и второго 13 запоминающих 20 блоков соответствующих коэффициентов совц и я 1 пд, 1 с =1,и. При отсутствии скачка Фазы триггер 30 находится в естественном состоянии "0 и сигналом П с его выхода на выходы пятого 18 и шестого 19 коммутаторов коммутируются первые их входы, а четвертый коммутатор 1 7 подключает сигналы на входы третьего и четвертого сумматоров 21 и 22, когда 30 обрабатываются сигналы из классов Б (Г) и Б (3). Сигнал управления четвертым коммутатором 17 Формируется первым элементом И 20, реализующим Функцию У 4 Л 11 о,Сигналы А (Х,У)%М соответствующие классам Б (1) и Б (3), поступают на входы третьего 21 и четвертого 22 сумматоров. Полученные сигналы масштабируются путем умножения их амплитуд в первом 23 и 40 втором 24 перемножителях на коэффициенты К,и р которые коммутируются третьим коммутатором 16, в зависимости от наличия управляющего сигнала Я (1) либо Я (3). Амплитуда 45 сигналов Х и Усоответствующая сигналу. Я (1), умножается на коэффициент р, , а амплитуда сигналов Хи У соответствующая сигналам из класса Б (3), умножается на КПромасштабированные подобным образом амплитуды сигналов Хи 7 соответствуют значениям тригонометрических Функций сов 6 фи ядп ьфсоответственно, где йЦ= ЬЦ +%, 55 Ь - величина скачка фазы с точоностью +45, а У - помеха в канале УПС. Полученные значения соя А 1 р и ядпьцрусредняются в течение посыпки в первом 26 и втором 27 усреднителях. Амплитуда усредненного сигнала в 1 п д сравнивается во втором блоке 31 сравнения с порогом Пг и в случае его превьппения по сигналу П 7 при наличии сигнала синхронизма Ур вторым элементом И 29 формируется сигнал установки триггера 30 в состояние "Лог.1", Сравнение сигнала в 1 п Ьщ с порогом П преследует цель уменьшить влиягние небольших случайных флуктуаций фазы, которые вызываются шумами в каналах, Значение порога П выбираетсяов пределах вп 3 - вп 5 Р. На следующем тактовом интервале сигналом 0 третий коммутатор 17 размыкается, чем достигается запоминание предыдущего состояния первым и вторым усреднителями 26 и 27, а пятый и шестой коммутаторы 18 и 19 коммутируют на выход сигналы с выхода второго блока 25 пересчета проекций сигнала. При этом на очередном тактовом интервале сигналы соя(, и япц Е = 1,п преобразуются дополнительно во втором блоке 25 в соответствии с заданными алгоритмами, т.е. осуществляется компенсация скачка Фазы. С выхода пятого 18 и шестого 19 коммутаторов откорректированные сигналы сов Яи япц 1 с = 1,и поступают на входы первого блока 2 и первые входы первого 1 О и второго 11 сумма торов. В конце цикла обработки сигналов Х и У сигналом Пб триггер 30 устанавливается в состояние "Лог.О" и устройство возвращается в первоначальное состояние.Чтобы избежать ложных срабатываний схемы компенсации скачка фазы в случаях вхождения в синхронизм, в предложенном устройстве предусмотрен детектор синхронизма, состоящий из первого блока 28 сравнения регистра 32 сдвига и третьего элемента И 33. Амплитуда сигналов сравнивается в первом блоке 28 сравнения с порогом П а результат сравнения записывается в соответствующую данному каналу ячейку регистра 32 сдвига. Выходы регистра 32 сдвига объединены через третий элемент И 33. В случае, когда во всех каналах УПС подстройка фаз будет завершена, амплитуды сигналов в 1 п Щ Е = 1,п станут меньше порога и во все ячейки регистра сдвига 32"Произв-полигр, пр-тие, г. Ужгород, ул. Проектная, 4 будут записаны "Лог.1",третьим эле-ментом И 33 формйруется сигнал 0,О,разрешающий компенсацию скачка фазы.Сигнал 11 служит для очищения ре 5гистра 32 сдвига при первоначальномвхождении в синхронизм. Тактовыйсигнал служит для сдвига информациив регистре 32 сдвига,Формула изобретения Устройство для детектирования амплитудно-фазомодулированных сигналов, содержащее групповой коррелятор, выходы которого подключены к одним входам первого блока пересчета проекций сигнала, выходы которого соединены с входами преобразователей кода, выходы которых подключены к одним входам анализатора фазовой расстройки, другие входы которого соецинены с выходами группового коррелятора, и к входам решающего блока, выходы которого соединены с входами блока декодирования, при этом выходы анализатора фазовой расстройки подключены к сигнальным входам первого и второго коммутаторов, выходы которых соединены соответственно с первыми входами первого и второго сумматоров, выходы которых подключены соответственно к первым входам первого и второго оперативных .запоминающих блоков, вторые входы которых объединены, о т л ич а ю щ е е с я тем, что, с целью повышения помехозащищенности при скачках фазы, введены три элемента И, третий, четвертый, пятый и шестой коммутаторы, элемент ИЛИ, третий и четвертык сумматоры, два перемножи, теля, два усреднителя, два блока сравнения, триггер, регистр сдвига, второй блок пересчета проекций сигнала и амплитудный селектор, выходы которого соединены с управляющими входами первого и второго коммутаторов, с входами элемента ИЛИ, выход которого подключен к первому входу первого элемента И, и с сигнальными входами третьего коммутато" ра, выход которого подключен к первому входу первого перемножителя,второй вход которого соединен с выходом третьего сумматора, и к первомувходу второго перемножителя, второйвход которого соединен с выходомчетвертого сумматора, входы которого соединены с входами третьего сумматора и с выходами четвертого коммутатора, сигнальные и управляющийвходы которого соединены соответственно с одними входами анализаторафазавой расстройки, другие входыкоторого соединены с входами амплитудного селектора, и с выходом первого элемента И, второй вход которого соединен с выходом триггера, квходу которого подключен выход второго элемента И, с управляющк входом пятого коммутатора, выход которого подключен к второму входу первого сумматора, и с управляющим входом шестого коммутатора, выход которого подключен к второму входу второго сумматора, причем выходы первого и второго перемнажителей черезсоответственно первый и второй усреднители подключены к одним входамвторого блока пересчета проекцийсигнала, другие входы которого соединены соответственно с первымисигнальными входами пятого и шестого коммутаторов, выходы которых подключены к другим входам первого блока пересчета проекций сигнала, ис выходами первого и второго апе 35 ративных запоминающих блоков, выходы второго блока пересчета проек,ций сигнала подключены к вторымсигнальным входам пятого и шестогокоммутаторов, выход второго перемножителя через первый блок сравнения,второй вход которого является первымпороговым входом устройства, подключен к входу регистра сдвига, выходыкоторого соединены с входами третьего элемента И, выход которого подключен к первому входу второго элемен -та И, второй вход которого соединенс выходом второго блока сравнения, кпервому входу которого подключен выход второго усреднителя. а второйвход второго блока. сравнения является вторым пороговым входом устройства.