Узел формирования переноса в сумматоре

)4 С 06 Г 7 5 ОПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УЗЕЛ ФОРМИРОВАНИЯ ПЕРЕНОСА ВСУММАТОРЕ(57) Изобретение относится к вычислительной технике и электронике и может быть использовано при построении арифметико-логических устройствобработки цифровой информации, в частности при построении мнойбразрядных сумматоров в качестве формирователя ускоренного переносаЦель изобретения - упрощение узла формирования переноса в сумматоре, Узел формирования переноса содержит в каждомразряде два МДП-транзистора р-типа,два МДП-транзистора п-типа, элементИ-НЕ, элемент ИЛИ-НЕ и два элементаНЕ. 1 ил., 2 табл.Изобретение относится к вычисли-тельной технике и электронике и может быть использовано при построении арифметико-логических устройствобработки цифровой информации, в 5частности при построении многоразрядных сумматоров в качестве формирователя ускоренного переноса,Цель изобретения - упрощение уэрта формирования переноса в сумматоре. 1 ОНа чертеже представлена схемадвух разрядов узла формирования переносав сумматоре.Узел формирования переноса в сумматоре содержит четыре МДП-транзистора 1-4 р-типа, четыре МДП-транзистора 5-8 и-типа, шину 9 питания,шину 10 нулевого потенциала, элементы И-НЕ 11 и 12, элементы ИЛИ-НЕ 13и 14, элементы НЕ 15-18.20Узел работает следующим образом.При совпадении логических значений первых разрядов слагаемых (и == Ь = О либо О = Ь =1) на затворах1 125транзисторов 2 и 6 формируются уровни соответственно логических нулей.либо логических единиц, обеспечиваю щих открытое состояние, соответственно транзистора 2 либо транзистора 6,При этом вне зависимости от логического состояния входа переноса Р навыходе первого инверсного переносаР формируется уровень соответственно11 111" 1 " либо " О" , При несовпадении логических значений первых разрядов сла га емых ( аЬ ) на эатв орах транзисторов12 и 6 формируются уровни соответственно "1" и "О", обеспечивающие ихзакрытое состояние. При этом на истоках транзисторов 1 и 5 формируются11 11уровни соответственно логическая 1и логический " О" , обеспечивающих формирование на выходе Р сигнала , инвер с ного по отношению к РВ табл . 1 показаны состояния транзис торов 1, 2 , 5 и 6 в э ависимости отвходного кода а , Ь, , Р, и с оответ ств ующе е каждому коду логическое состояние выхода Р,5 ОЛогическое уравнение, описывающеевыход Р можно представить в видеР =а.Ь, +а,.Р +Ь Р,представляющее собой инверсную функцию переноса первого разряда сумматора,Второй разряд узла функционируетаналогично. При совпадении логических значений вторых разрядбв слагаемых а,= ь,=О либо о = ь,=1 на затворахтранзисторов 4 и 8 формируются уровни соответственно логических единицлибо логических нулей, обеспечивающих открытое состояние, соответственно транзисторов 8 либо 4, При этомвне зависимости от второго переноса формируется уровень соответственно "О" либо "1". При несовпадениилогических значений вторых разрядовслагаемых а = Ь, на затворах транзисторов 4 и 8 формируются уровни логических соответственно "1" и "О",обеспечивающих их закрытое состояние.При этом на истоках транзисторов 3 и7 формируются уровни логическая "1"и логический "О", обеспечивающие формирование на выходе Р сигнала, инверсного по отношению к Р1В табл. 2 показаны состояния транзисторов третьего 3, 4, 7 и 8 в зависимости от входного кода а, ЬР,и соответствующее каждому коду логическое состояние выхода Р,.Логическое уравнение, описывающеевыход Р можно представить в видеР = а, Ь 1 + ( а,+ Ь,) Рчто соответствует функции переносадвухразрядного сумматора,.Формула изобретенияУзел формирования переноса в сумматоре, содержащий. в каждом разряде первый, второй, МДП-транзисторы Р-типа, первый, второй МДП-транзисторы и-типа, причем затворы первых МДП- транзисторов р- и и-типов каждого нечетного разряда узла, формирования переноса соединены с входом переноса иэ соответствующего предыдущего четного разряда узла формирования переноса, стоки первых и вторых МДП-транзисторов р и и-типов каждого нечетного разряда узла формирования переноса соединены с инверсным выходом переноса в соответствующий последующий четный разряд узла формирования переноса,затворы первых МДП-транзисторов р- и и-типов каждого четного разряда соединены с инверсными входами переноса иэ соответствующего предыдущего нечетного разряца узла формирования переноса,стоки первых и вторых МДП-транзисторов р- и и-типов каждого четного разряда соединены с прямым выходом переноса в соответствующий следующий нечетный разряд узла формирования переноса, о т л и ч а ю щ и й с я1291969 Таблица 1 транзистора Выход Состояние 1-го2-го 5-го 6-го О Открытое Открытое Закрытое Закрытое О О 1 ЗакрытоеО Открытое Закрытое О О О 1 1 Закрытое О 1 Открытое Закрытое Открытое О Открытое 1 О 1 О 1 Закрытое О ОЗакрытое Открытое О 1 Открытое -О Открытое тем, что, с целью упрощения узла, в каждом разряде дополнительно содержатся элемент ИЛИ-НЕ, элемент И-НЕ и два элемента НЕ, причем истоки второго МДП-транзистора р-типа и второ го 1 ЯП-транзистора и-типа соединены соответственно с шиной питания и шиной нулевого потенциала узла формирования переноса, первый и второй входы элемента ИЛИ-НЕ нечетного разряда 1 О узла соединены соответственно с первыми входами соответствующих нечетных разрядов первого и второго операндов, первый и второй входы элемента И-НЕ нечетного разряда узла со единены соответственно с вторыми входами соответствующих нечетных разрядов первого и второго операндов узла, выход элемента ИЛИ-НЕ нечетного разряда узла соединен с истоком пер вого МДП-транзистора и-типа и входом первого элемента НЕ соответствующего нечетного разряда, выход которого соединен с затвором второго МДП-транзистора р-типа соответствующего не 25 четного разряда, выход элемента И-НЕ нечетного разряда узла соединен с истоком первого МДП-транзистора р-типа и .входом второго элемента НЕ соответ 30,ствующего нечетного разряда узла, выход которого соединен с затвором второго МДП-транзистора и-типа соответствующего нечетного разряда узла,первый и второй входы элемента И-НЕ четного разряда узла соединены соответственно с первыми входами соответствующих четных разрядов первого ивторого операндов узла, первый и второй входы элемента ИЛИ-НЕ четногоразряда узла соединены соответственно с вторыми входами соответствующих четных разрядов первого и второго огерандов узла, выход элементаИ-НЕ четного разряда узла соединенс затвором второго 1 ЩП-транзисторар-типа и входом первого элемента НЕсоответствующего четного разряда узла, выход которого соединен с истокомпервого МДП-транзистора п-типа соответствующего четного разряда узла,выход элемента ИЛИ-НЕ четного. разряда узла соединен с затвором второгоМДП-транзистора и-типа и входом элемента НЕ соответствующего четногоразряда узла, выход которого соединен с истоком первого МДП-транзистора р-типа соответствующего нечетногоразряда узла.О О О, О О 1 О 1 1,0 1 О 1 1 1 1 О Закрытое О Закрытое Закрытое Открытое Открытое 11 О Закрытое Закрытое О Открьггое 1 Закрытое О Открытое Открытое Закрытое Открытое О 1 Закрытое О Открьггое 1 Закрытое Открытое Закрытое/47 ВНИИПИ Государстве по делам изобрет 13035, Москва, Ж