Запоминающее устройство с самоконтролем

Изобретение относится к вычисли-тельной технике и может бь 1 ть испальзовано для построения надежных запоминающих устройств,Цель изобретения - повышение на- сдежности устройства.На фиг, 1 приведена функциональная схема устройства;, на Фиг. 2Функциональная схема псдблака контроля и коммутации; на фиг, 3 - функ бциональная схема блока управления.Устройство содержит фиг. 1) первый основной накопительрезервный накопитель 2, второй основнойнакопитель 3, блоки 4,-4анализа 15данных (и - число информационныхразрядов накопителей 1 и 3),регистр5 адреса, регистры 6 и 7 данных,блок 8 свертки по модулю два, первыйэлемент И 9, блок 10 управления, )Двторой 11 и третий 12 элементы И,На Фиг, 1 обозначены также выход13 накопителя 3, выходы 4 и 15блока 1 О, выходы 16 и 17 элементовИ 9 и 11 соответственно выходы 1820 блоков 4, выход 21 элемента И 12,выходы 22 и 23 регистров 6 и 7, выход24 блока 8, выход 25 блока 10 входы26-29 блока 10, выходы 30 и 31 блока10, информационный и адресный входы 3032 и 33 устройства соответственно.Каждый блок 4 (фиг. 2) содержитдополнительный блок 34 свертки помодулю два, первый 35 и второй 36элементы И-НЕ, первый 37 и второй38 П-триггеры, четвертый 39 и пятый40 элементы И, элемент ИЛИ 41 третий элемент И-НЕ 42, а также первый43 и второй 44 элементы индикациидля указания вьгходов накопителей 1и 2. Блок 10 управления (Фиг. 3) содержит генератор 45 опорной частоты элемент ИЛИ 46, генератор 47 одиночных импульсов, В-триггер 48 элемент И 49, элемент НЕ 50, элемент ИЛИ 51 регистр 52 сдвига, элемент ИЛИ 53, регистр 54 сдвига, элемент НЕ 55, элемент И 56, элементы ИИ 57 и 58, 5 а элемент И 59, элемент ИЛИ-НЕ 60, элемент ИЛИ 61, элементы НЕ 62 и 63, регистр 64 сдвига, генератор 65 одиночных импульсов, элемент И бб, элемент ИЛИ 67, элемент ИЗТИ-НЕ 68, элемент НЕ 69, 0-триггеры 70 и 71, элемент ИЛИ-НЕ 72, элементы И 73 и 74 и элемент ИЛИ 75. Принцип рабаты устройства основання учете ординарности потока отказов в запоминающем устройстве и состоит в следующем.Устройство сбнаруживает любой одиночный отказ пс одиночной ошибке ввь.хсднсм слове и подключает на местоотказавшего разряда первого основного накопителя исправный рязряц резервного накопителя, После замены отказавшего разряда устройства снова сгасобна к исправлению одиночной ошибки, появившейся в другом разряде. Процесс коррекции ошибок продолжаетсядо тех пор, пскя не откажут однаименнье разряды накопителей 1 и 2 в одной зоне памяти, Размер зоны памяти, па которой производится независимаякоммутация разрядов, определяется емкостью второго основного накопителя. Наиболее целесообразно выбратьразмер зоны равным размеру страницыпамяти, Управление коммутацией иФиксацию отказов осуществляет блок4 анализа данных. Накопитель 3 служитдля хранения состояния данного блока.При обращении к апрецеленной зонепамяти старшие разряды кода адреса поступают на накопитель 3 и обеспечивают установку блока 4 в нужное состояние, Если состояние блока изменяется из-зя возникшего отказа, новае состояние заносится в накопитель 3. Наряду с кснтрслеь выходов накопителяУстройства ведет контроль выходов накопителя 2, чта защищает от подключения неисправнагс разряда этого накопителя к выходу устрсйстУстосиствс требует дополни "ельнаезремя на анализ сшибок и коммутациюразрядов тс.ькс в момент первого обнаружения отказа, Р дальнейшем при обращении к отказавшему адресупотери времени на контроль существенна сакращаютсл,Ф с р м у л а и з а б р е т е н и я1. Запоминающее устройство с самоконтролем,. садер кащее блок управления. Основные и резервный накопители, регистр адреса., регистры данных, блок свертки па модулю два, причем адресные входы первого основного и резервного накопителей подключены к выходу регистра адреса, информационные выходы - к гервым входамрегистров данных, вторые входы которых являются информационным входом устройства, адресные входы второго основного накопителя соединены с одними из выходов регистра адреса, информационные входы первого основного и резервного накопителей подключены к выходам регистров данных, отличающееся тем, что, с целью повышения надежности уст ройства, в него введены бпоки анализа данных, элементы И с первого по третий, причем первые и вторые информационные входы блоков анализа данных подключены к выходам регист ров данных, первые и вторые управляющие входы - к одним из выходов блока управления, информационные выходы блоков анализа цанных являются информационными выходами 10 устройства, третьи управляющие входы блоков анализа данных подключены к выхоцам второго основного накопителя, информационные выходы блоков анализа данных -соединены с входя ми блока свертки по модулю два, прямой выход которого соединен с первым входом первого элемента И и одним из входов блока управления, а инзерснь 1 й выход - с первым входом второго 30 элемента И, вторые входы первого и второго элементов И подключена к другому выходу блока управления, а выходы - к четвертому и пятому входам блоков анализа данных, выходы состояния и контроля блоков анализа данных подключены соответственно к информационным входам второго основного накопителя и к входам третьего/ элемента И, выход которого соединен с другим входом блока управления.2. Устройство по и. 1, о т л и - ч а ю щ е е с я тем, что каждый блок анализа данных содержит дополнительный блок свертки о модулю два, четвертый и пятый элементы И, элемент ИЛИ, элементы И-НЕ, Р-триггеры и элементы индикации, причем входы элемента ИЛИ подключены к вьходам четвертого и пятого элементов И, выход дополнительного блока свертки по модулю два подключен к первым входам элементов И-НЕ, выходы первого и второго элементов И-НЕ соединены с В-входами первого и второго триггеров соответственно, прямой выход первого Э-триггера соединен с первым входом четвертого элемента И, вторым входом третьего элемента И-НЕ и с третьим входом второго элемента И-НЕ, а инверсный выход - с первым входом пятого элемента И н входом первого элемента индикации, прямой выход второго Е-триггера соединен с третьими входами первого и третьего элементов И-НЕ, а инверсный выход - с входом второго элемента индикации, прямые выходы Ю-триггеров, выход третьего элемента И-НЕ и выход элемента ИЛИ являются выходами блока, входами которого являются второй вход четвертого элемента И и первый вход дополнительного блока свертки по модулю два, вторые входы пятого элемента И и дополнительного блока свертки цо модулю два, вторые входы первого и второго элементов И-НЕ, Э-, С-, и Я-входы Р-триггеров.1251186 20 и) оставитель В, Рудаковехред И.Гайдоа Редактор А.Огар ректор М. Максимишинеп Подписноемитета СССРкрытийкая наб., д, 4/5 19/51 Тираж 543 ВНИИПИ Государственного к по делам изобретений и 113035, Москва, Ж, Рауш