Устройство для управления памятью

(51) ОПИСАНИЕ ИЗОБРЕТЕНИ ИБЛЗ" )КА е./Подика,ие разрешения выдач аль и строба пр :тральный элемен чивает управлени росхем памяти и гов и контроль к па обмена по общ агис ых ма дан Устро режимо гистра)х в тво обеспе работы мик выч ьных элементи протокоспол рректн й шине учетом речи данных али. 1 ил. зультатов контрол о информационной ои мик агистр ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИ А ВТОРСНОМУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯПАМЯТЬЮ(57) Изобретение относится ктельной технике и может бытьзовано для сопряжения блоковтивной и постоянной памяти свольной выборкой с общей шин ЭВМ. Целью изобретения являетсяповышениенадежности устройства.Устройство содержит регистр адреса,блок сравнения, триггеры, элементы И,НЕ, И-НЕ, ИЛИ-НЕ, синхровход, управпяющие входы "Байт", "Ввод", "Вывод",времязадающие входы, вход ошибки,выходы выбора памяти, стробов записимладшего и старшего байтов, строба43030 1 12Изобретение относится к вычислительной технике и может быть использовано для сопряжения блоков оперативной и постоянной памяти с произ -1вольной выборкой с общей шиной микро-ЭВМ.Цель изобретения - повышение надежности устройства.На чертеже представлена схема устройства для управления памятью.Устройство содержит регистр 1 адреса, блок 2 сравнения, триггеры 3 - 5, элементы ИЛИ 6 - 8, элементы И 9-17, элемент НЕ 18, элементы И-НЕ 19, 20, элементы 21 и 22 задержки, элемент И-НЕ 23, элементы ИЛИ-НЕ 24 и 25, элементы НЕ 2628, первый синхровыход 29, информа -ционные входы первой 30 и второй 31групп, определяющие соответственно адрес в блоке памяти и номер блока памяти, управляющий выход 32 выбора памяти, синхровход 33, информационный: вход 34, первый управляющий вход 35 "Байт",управляющий выход 36, определяющий направление передачи данных через магистральные элементы, времязадающий вход 37, управляющий вход 38"Вывод", времязадающий вход 39, управляющие выходы 4 1 передачи младшего байта и 41 старшего байта, управляющий вход 42 "Ввод", управляющий выход 43 разрешения выдачи данных в магистраль, второй синхровыход 44 строба приема данных в магистральный элемент, управляющий вход 45 ошибки,Устройство работает следующим образом.На входах 31 ключами или распайкой задается код номера блока памятив системе. Процессор микроЭВМ выдает адрес и сигнал "Байт", сопровождая их сигналом "Синхроимпульс активного (СИА) на входе 33. Передним фронтом СИА в регистр 1 адреса с входов ЗО записываются значения разряцов адреса, определяющие адрес блока, в триггер 3 по входу 34 - значение младшего разряда адреса, по входу 35 в триггер 5 - значение сигнала "Байт". Если коды в регистре 1 и на входах 31 совпадают, то блок 2 сравнения выдает сигнал сравнения на выход 32 выборки микросхем памяти и б 5 ок памяти считается выбранным. Р ии сигнал "Байт" в адресной части цикла обмена имеет высокий уровень, это свидетельствует о нача 5 е циклаВвод (чтение из памяти), С триггера 5 иа выход 36 выдается признак передачи данных из блокапамяти в общую шину, элемент 21 задержки начинает отработку интервала,необхоцимого для чтения информациииз памятиВ этот интервал может бытьвключено время, необходимое для контроля прочитанных данных.Программирование времени чтенияпроизводится резистивно-емкостнойцепочкой, поключенной к входу 37(не показана). Таким образом, чтениеначинается до прихода сигнала "Ввод",что сокращает время обращения к памяти в режиме "Ввод". Выводить прочитанные данные из блока памяти можнотолько после прихода на вход 42 активного уровня сигнала "Ввод , С выхода элемента 21 задержки через элементы И 11 и ИЛИ-НЕ 24 на выход 44выдается строб приема данных в регистр магистрального элемента черезэлемент ИЛИ 8 стробируется триггер 4и на выход 29 через элемент И-НЕ 23выдается сигнал "Синхроимпульс пас 2 сивного"1, если во время цикла не былонарушений протокола обмена, корректны адрес и прочитанные данные.После этого на выходе элемента И 16происходит выработка строба разрешения выдачи данных из буфера в общуюшину 43 и производится сброс триггеРа 5,Получив сигнал синхроимпульспассивного, процессор читает с магистрали информацию и сбрасываетсигнал "Ввод", через элемент И 12устанавливается триггер 4 чтовлечет сброс сигнала "Синхроимпульспассивного" на выходе 29. После этого процессор сбрасывает сигнал иСин 40ихроимпульс активного на входе 33,устройство возвращается в исходноесостояние,В цикле "Вывод 1 (запись в память)адресная часть обрабатывается ана 4логично, После выдачи на выхоц 32сигнала выборки микросхем памятиустройст.во ждет прихода. на вход 38активного уровня сигнала "ВыводС приходом сигнала "Вывод" через эле 50мент ИЛИ-НЕ 24 на выходе 44 вырабатывается строб приема данных в регистрмагистрального элемента, и, в зависимости от значения сигнала "Байт"на входе 35 и состояния триггера 3,через элементы ИЛИ 6 и 7, И-НЕ 19 и 20 на выходах 40 и 41 вырабатываются стробы записи даниьх н память,если нет ошибки протокола обменаи корректны адрес и данные, поступившие в блок. Вместе с выработкой стробов записи запускается элемент 22задержки, программируемый по входу 39резистивно-емкостной цепочкой (не по 5казана) на время срабатывания микросхем памяти в режиме записи, Послеотработки задержки через элемент НЕ 18и элементы И-НЕ 19 и 20 происходитсброс на выходах 40 и 4 1, стробов записи, через элемент ИЛИ 8 стробируется триггер 4 и на выходе 29 появляется сигнал Синхроимпульс пассивногоВ устройстве имеется схема контроля протокола обмена, выполненная наэлементах И 13 - 15 и ИЛИ-НЕ 25, которая выявляет следующие ошибочныекомбинации управляющих сигналов:Байтщ,Выводч,Байт, ф Ввод,1,ВыводБайт,А 0=1,где Байт - значение сигнала в адресной части цикла обмена, записанноев триггер 5 (в - высокое значение 25сигнала, н - низкое),Выход схемы контроля протоколаобмена и вход ошибки 45 объединенына элементе И 17, с выхода которого,в случае возникновения любой ошибки,блокируется выдача стробов записина выходы 40 и 4 1 и сигнала "Синхроимпульс пассивного" на выход 29. 20 Формула изобретения35Устройство для управления памятью,содержащее регистр адреса, входы которого являются информационными входами первой группы устройства, а выходы соединены с входами первой40 группы блока сравнения, входы второй группы которого являются информационными входами второй группу устройства, а выход подключен.к первым входам первого и второго элементов И и явля 45 ется первым управляющим выходом устройства, один из информационных входов которого соединен с информационным входом первого триггера, прямой и инверсный выходы которого подключе 50 ны соответственно к первым входам первого и второго элементов ИЛИ, а синхровход соединен с синхровходами регистра адреса и блока сравнения и является синхровходом устройства,55 вторые входы первого и второго элементов И подключены соответственно к выходам первого и второго элементов ИЛИ, а третьи входы соединены с выходом первого элемента НЕ, вход которого соединен с входом второго элемента задержки и с первым входом четвертого элемента И и является вторым управляющим входом устройства,второй вход четвертого элемента Иподключен к входу второго элемента НЕи является третьим управляющим входомустройства, а выход соединен с входом установки второго триггера, информационный вход которого подключен к входу логического нуля устройства, а синхровход соединен с выходом третьего элемента ИЛИ, второй вход которого подключен к выходу второго элемента задержки, вторые входы первого и второго элементов ИЛИ являются первым управляющим входом устройства, выход второго элемента НЕ соединен с вторым входом третьего элемента И, вторые входы первого и второго элементов за - держки являются соответственно первым и вторым времязадающими входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены третий триггер, первый, второй и третий элементы И-НЕ, пятый, шестой, седьмой, восьмой и девятый элементы И, третий и четвертый элементы НЕ, причем синхровод третьего триггера соединен с синхровходом устройства, информационный вход подключен к первому управляющему входу устройства и к третьему входу пятого элемента И, выход соединен с вторым входом шестого элемента И, с входом третьего элемента НЕ, с первым входом первого элемента задержки и является четвертым управляющим выходом устройства, а вход установки третьего триггера подключен к выходу восьмого элемента И, первый вход которого соединен с ин версным выходом второго триггера и с первым входом третьего элемента И-НЕ, а второй вход подключен к первому входу седьмого элемента И и к выходу элемента НЕ, первый вход третьего элемента И соединен с выходом первого элемента задержки, а выход подключен к первому входу третьего элемента ИЛИ и к первому входу первого элемента ИЛИ-НЕ, второй вход которого соединен с первыми входами пятого и шестого элементов И и с выходом первого элемента НЕ, а выход является вторым синхровыходом устройства, выходы первого и второго элементов И подключеныТираж 543 НИИПИ Государственногоо делам изобретений Москва, Ж-З 5, Рауш Подписикомитета СССРи открытийкая наб., д. 4/ 1303 олиграфическое предприятие, г.ужгород, ул.Проектная,вен оиз 3 12 соответственно к вторым лходам первого и второго элементов И-НЕ, выходы которых являются вторым и третьим управляющими выходами устройства, а первые входы соединены с выходом четвертого элемента НЕ, вход которого подключен к выходу второго элемента задержки, второй вход третьего элемента И-НЕ соединен с третьими входами первого и второго элементов И-НЕ и с выходом девятого элемента И, а выход является первым синхровыходом устройства, второй вход 4 ЗОЗО Ьпятого элемента И подключен к прямому выходу первого триггера, второйвход седьмого элемента И и соединенс выходом третьего элемента НЕ, входы второго элемента ИЛИ-НЕ подключены к выходам пятого, шестого и седьмого элементов И, а выход соединенс первым входом девятого элемента И,вход которого и выход восьмого эпе мента И являются соответственно четвертым управляющим входом и пятймуправляющщ выходом устройст -