Устройство для управления регенерацией динамической памяти

Номер патента: 1243029

Авторы: Букчин, Далидович, Коновалов

ZIP архив

Текст

(5 и 4 С 11 С 7/00 ГСОВ"ф РЕТЕНИЯ ВКИЛНО РМА м за СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ОПИСАНИЕ И СКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РГЕНЕРАЦИЕЙ ДИНА 1 ЯЧЕСКОЙ ПАМЯТИ(57) Изобретение относится к авттике и вычислительной технике ижет быть использовано для органи ции шагового режима работы в устройствах с динамической памятью. Цельюизобретения является повышение надежности устройства. Устройство содержит счетчик синхронизации, дешифратор тактов синхронизации, тумблер,кнопку, формирователь одиночных импульсов, счетчик регенерации, дешифратор тактов регенерации, блок управления шаговым режимом, генератор синхросигналов, триггер регенерации. Вустройстве обеспечивается регенерация динамической памяти в шаговомреллме работы вычислительного устройства. 1 зп. ф-лы, 2 ил.Изобретение относится к автоматике и вычислительной технике и можетбыть использовано для организациишагового режима работы в устройствахс динамической памятьюЦель изобретения - повышение надежности устройства.На Фиг, 1 представлена схема устройства для управления регенерациейдинамической памяти; на фиг, 2 -схема блока управления шаговым режимомУстройство содержит первый счетчик1 синхронизации, первый дешифратор2 тактов синхронизации, тумблер 3,ключ 4, Формирователь 5 одиночныхимпульсов, второй счетчик б регенерации, второй дешифратор 7 тактов регенерации, блок 8 управления шаговымрежимом, генератор 9 синхросигналов,триггер 10 регенерации.Блок 8 управления шаговым режимомсодержит первый триггер 11 первыйэлемент И-НЕ 12, второй триггер 13,третий триггер 14, второй 15, третий16 и четвертый 17 элементы И - НЕ.Устройство работает следующим образом.В начальном состоянии триггеры 11,13 и 14 блока 8 управления шаговымрежимом сброшены. Синхросигнал с генератора 9 через элементы И-НЕ 17и 16 наращивает счетчик 1 синхронизации и стробирует дешифратор 2 тактов синхронизации, работающие аналогично счетчику б и дешифратору 7, Навыходе дешифратора 2 появляется тактовая последовательность Т 1 Т,цикл которой равен удвоенному циклурегенерации памяти,В режимах записи и считываниястарт памяти производится по такту Ти к моменту появления такта Т/2 про -цесс записиили считывания заканчивается,По тактуТ/2 устанавливается триггер 10,выходнойсигнал которогоподается в память для задания режима регенерации по такту (Т/2)+1. По тактуТ сбрасывается триггер 10, и циклрегенерации завершается, Таким образом, в течение одной последовательности тактов ТТ производятсякак рабочий цикл, так и цикл регенерации.Для перевода блока в шаговый режим работы включается тумблер 3, При этом по заднему фронту И-го такта регенерации (по окончании полного цикла)устанавливается Р-триггер 11, который блокирует прохождение синхросигнала через элементы И-НЕ 17 и 16 на вход счетчика 1. Счетчик 6 продолжает работать, благодаря чему регенерация памяти не прерывается. Счетчик 1 останавливается в состоянии ожидания 1-го такта, и выполнение текущей операции устройством прекращается. Сейчас любой такт, появляющийся на выходе дешифратора 2, должен совпадать во времени с 1-м тактом регенерации, поскольку он может быть сигналом старта в рабочем цикле памяти и должен отстоять от начала цикла регенерации на время, достаточное для проведения цикла чтения или записи.При включении ключа. 4 Формирователь 5 вырабатывает одиночный импульс,который проходит через элемент И-НЕ 20 12 и устанавливает триггер 14. Позаднему фронту последнего в циклеИ-го такта регенерации устанавливается триггер 13, что разрешает прохож 25 дение 1-го такта регенерации через элементы 15 и 16 на вход счетчика 1и дешифратора 2. На выходе дешифратора 2 появляется синхроимпульс, соответствующий первому такту синхрони 3335 и т,д.При выключении тумблера 3 по заднему Фронту Ы-го такта регенерации (по завершении полного цикла) сбрасывается триггер 11, синхросигнал ге-нератора 9 через элементы 17 и 16 начинает поступать на вход счетчикаи дешифратора 2 и блок переходит в непрерывный режим работы,Формула изобретения 50 1, Устройство для управления регенерацией динамической памяти, содержащее первый дешифратор, одни входы которого соединены с выходами первого счетчика, а выходы являются выходами синхронизации устройства, формирователь одиночных импульсов, ключ, вход которого является входом режима зации устройства, Счетчик 1 устанавливается в состояние ожидания 2-готакта. По заднему фронту 1-го тактарегенерации сбрасывается триггер 14,а по зацнему Фронту Б-го такта регенерации - триггер 13, Тем самым схемаприводится в исходное состояние.Приследующем включении ключа 4 процессповторяется, на выходе дешифратора 2появляется 2-й такт синхронизации1243029 зрегенерации устройства, генератор синхросигналов, о т л и ч а ю щ е е - с я тем, что, с целью повышения надежности устройства, в него введены второй счетчик, второй дешифратор, триггер и блок управления шаговым режимом, причем один вход второго дешифратора соединен с входом второго счетчика, а другие входы дешифратора подключены к выходам второго счетчи О ка, к первому входу блока управления шаговым режимом и к выходу генератора синхросигналов, первый выход второго дешифратора является первым управляющим выходом устройства, второй и третий выходы подключены соответственно к второму и третьему входам блока управления шаговым режимом, а четвертый и пятый выходы соединены с соответствующими установочными вхо дами триггера, выход которого является вторым управляющим выходом устройства, четвертый и пятый входы блока управления шаговым режимом подключены соответственно к выходу ключа и к выходу формирователя одиночных импульсов , а выход соединен с входом первого счетчика и с другим входом первого дешифратора. 42 Устройство по п.1, о т л и - ч а ю щ е е с я тем, что блок управления шаговым режимом содержит первый триггер, прямой выход которого соединен с вторым входом первого элемента И-НЕ, а инверсный выход подключен к первому входу четвертого элемента И;НЕ, второй триггер, прямой выход которого соединен с вторым входом второго элемента И-НЕ, третий триггер, Б-вход которого подключен к выходу первого элемента И-НЕ, Р-вход соединен с шиной нулевого потенциала, С-вход подключен к первому входу третьего элемента И-НЕ и к выходу второго элемента И-НЕ, а выход соединен с 0-входом второго триггера,. выход четвертого элемента И-НЕ подключен к второму входу третьего элемента И-НЕ, выход которого является выходом блока управления шаговым режимом, а второй вход четвертого элемента И-НЕ, первый вход второго элемента И-НЕ, объединенные С-входы пер- вого и второго триггеров, Р-вход первого триггера и первый вход первого элемента И-НЕ являются соответственно первым, вторым, третьим,четвертыми пятым входами блока управления шаговым режимом.%Виар лтру 7 Составитель О, Ис Техред М.Моргентал Редактор В. Петра Корректор А. Тяск аказ 3711/52 Ти ВНИИПИ ГосУдаРс по делам иэоб 13035, Москва, Ж

Смотреть

Заявка

3635835, 19.08.1983

ПРЕДПРИЯТИЕ ПЯ М-5339

БУКЧИН ЛЕОНИД ВЛАДИМИРОВИЧ, КОНОВАЛОВ ИГОРЬ ВАСИЛЬЕВИЧ, ДАЛИДОВИЧ ВЛАДИМИР ИВАНОВИЧ

МПК / Метки

МПК: G11C 11/401, G11C 7/00

Метки: динамической, памяти, регенерацией

Опубликовано: 07.07.1986

Код ссылки

<a href="https://patents.su/4-1243029-ustrojjstvo-dlya-upravleniya-regeneraciejj-dinamicheskojj-pamyati.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для управления регенерацией динамической памяти</a>

Похожие патенты