Ассоциативное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А Т Н АВТО СВ Л ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Московский ордена Трудового Красного Знамени физико-технический институт(54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение относится к вычислительной технике и может быть использованопри построении матричных ассоциативныхустройств хранения информации. Цель изобретения - повышение быстродействия уст,.801238158 А 1 ройства. Ассоциативное запомни ройство содержит блок управлен памяти, состоящие из элементов п ков формирования сигналов нес элементов ИЛИ, триггеров и логи ков, содержащих элементы И и э Устройство может работать в ре ка информации, удовлетворяюще ИСКЛЮЧАЮЩЕГО ИЛИ логич вий равенства нескольким аргум циативного поиска, или в реж информации, . удовлетворяющей конъюнкции логических условий тем же аргументам ассоциативн В каждом из режимов поиск осу ся за одну микрокоманду, сос нескольких тактов, чем и достига шение быстродействия устройства 2 ил. ающее устия, ячейки амяти, блоовпадения, ческих блолемент НЕ.жиме поисй операции еских услоентам ассоиме поискаоперации равенства ого поиска, ществляеттоящую из ется повы- с . 1 з,п, ф-лы, фИзобретение относится к вычислительной технике и может быть использовано при построении матричных ассоциативных устройств хранения информации.Цель изобретения - повышение быстро 5 действия устройства.На фиг.1 изображена структурная схема ассоциативного запоминающего устройства; на фиг.2 - структурная схема каждого логического блока (показаны также и связи этого блока с соответствующими триггерами 1 О и элементами ИЛИ).Ассоциативное запоминающее устройство содержит (фиг,1 и 2) блок 1 управления, ячейки 2 памяти, информационные 3 и установочные 4 входы которых подключены к одним из выходов блока 1 управления, вхо 15 ды 5 которого являются информационными входами устройства, информационными выходами которого являются выходы 6 элементов памяти 7, входящих в ячейки 2 памяти. Ячейки 2 памяти содержат также блоки 8 формирования сигналов несовпадения, элементы ИЛИ 9, триггеры 10, логические блоки 11 (на фиг.1 элементы ИЛИ 9 и триггеры 10, относяшиеся к одной ячейке 2 памяти, изображены в виде блока 12 индикации совпадения).Блок 1 управления содержит регистр 13 управляюшей информации, декодер 14, регистры 15 маски и регистры 16 аргументов.Блок 11 (фиг.2) содержит элементы И 17- 19 и элемент НЕ 20.Предложенное устройство может работать в режиме поиска информации, удовлетворяющей операции исключающего ИЛИ логических условий равенства к аргументам ассоциативного поиска, или в режиме поиска информаций, удовлетворяющей операции35 конъюнкции логических условий равенства К аргументам ассоциативного поиска (К - число аргументов ассоциативного поиска, И - число ячеек 2 памяти).В каждом из режимов поиск осушествляется за одну микрокоманду, состоящую 4 из нескольких тактов.В режиме поиска информации, удовлетворяющей операции исключающего ИЛИ логических условий равенства К аргументам ассоциативного поиска в первом такте после появления соответствуюших сигналов на вхо дах 5 устройства сигналы с регистра 13 через декодер 14 подаются на установочные входы 4 каждой ячейки 2 памяти, посредством чего все триггеры 10 каждой ячейки 2 переводятся в единичное состояние. Затем во втором такте с регистров 16 через регистры 15, с учетом сигналов на проведение ассоциативного поиска на выходах декодера 14, также подаваемых на регистры 15, на информационные входы 3 каждой ячейки 2 подаются коды К аргументов ассоциативного поиска, которые сравниваются в блоке 8 каждой ячейки 2 с содержимым соответствующих разрядов элементов 7 памяти ячейки 2. В случае наличия несовпадения в каком- либо разряде одного из аргументов ассоциативного поиска с содержимым соответствующего разряда элементов 7 памяти на соответствующем выходе блока 8 появляется единичный сигнал, подаваемый на сбрасываюший вход соответствующего триггера 10 через элемент ИЛИ 9, посредством чего этот триггер сбрасывается.Таким образом, при совпадении содержимого ячейки (или ее назамаскированной части) с содержимым указанного аргумента ассоциативного поиска соответствуюший триггер 10 будет в единичном состоянии, в противном случае этот триггер сбросится. В третьем такте с соответствующего операции исключающего ИЛИ выхода блока 1 управления на вход каждой ячейки 2 подается единичный сигнал, передаваемый на вход элемента И 17, который в этом элементе в случае наличия единичного сигнала на выходе элемента И 19 (что означает, что все аргументы ассоциативного поиска удовлетворяют условиям равенства с содержимым ячейки или ее соответствующих частей) сформирует единичный сигнал, который подается через соответствуюший выход блока 11 на один из входов каждого элемента ИЛИ 9, посредством чего осуществляется сброс всех триггеров 10. Затем в следующей микрокоманде производится операция считывания информации с выходов 6 устройства.В режиме поиска информации, удовлетворяюшей операции конъюнкции логических условий равенства К аргументам ассоциативного поиска первый и второй такты, а также операции считывания в следуюшей микрокоманде, выполняются аналогично соответствуюшим тактам и операциям предыдущего режима, а в третьем такте с другого выхода блока 1, соответствующего операции конъюнкции, на соответствующий вход каждой ячейки 2 подается единичный сигнал, передаваемый на вход элемента И 18, который в этом элементе в случае наличия на выходе элемента НЕ 20 единичного сигнала (что означает, что на выходе элемента И 19 имеет место нулевой сигнал, т. е. информация, содержащаяся в ячейке, не удовлетворяет операции конъюнкции логических условий равенства К аргументам ассоциативного поиска) сформирует единичный сигнал, который подается через соответствуюший выход блока 11 на один из входов каждого элемента ИЛИ 9, посредством чего осуществляется сброс всех триггеров 10.Формула изобретения1. Ассоциативное запоминаюшее устройство, содержащее блок управления и ячейки памяти, каждая из которых содержит триггеры, блок формирования сигналов несовпадения, одни из входов которого подключены к одним из выходов элементов памяти, другие выходы которых являются выходами устройства, другие входы блока формирования сигналов несовпадения и входы триггеров подключены к одним из выходов блока управления, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены элементы ИЛИ и логические блоки, одни из входов которых подключены к другим выходам блока управления, другие входы - к выходам соответствующих триггеров, а выходы соединены с одними из входов соответствующих элементов ИЛИ, другие входы которых подключены к выходам соответствующего блока формирования сигналов несовпадения, а выходы - к другим входам соответствующих триггеров.2. Устройство по п. 1, отличающееся тем, что каждый логический блок содержит первый элемент И, выход которого подключен к одному из входов второго элемента И и входу элемента НЕ, выход которого соединен с одним из входов третьего элемента И, причем входы первого элемента И и другие входы второго и третьего элементов И являются входами блока, выходами которого являются выходы второго и третьего элементов И.1238158 1ко Т амборска И Госуд делам иМосква, Ж П Патен нтета откры я на ул. 113035,лиал ПП едактор А. Гулько а каз 3299/54 ВНИИ