Устройство для выделения максимального числа

ССУД АРСТВЕННЫИпдилжи иЕЮКащ КЗОБР ТЕН ОРСНОМУ СВИДЕТЕЛЬСТВУ(72) В.И.Корнейчук, Марта Зеебауэр, А.П.Марковский и В.П.ТАрасенко (71) Киевский ордена Ленина политехнический институт им. 50"летия Великой Октябрьской социалистической революции(56) 1, Авторское свидетельство СССР В 444180, кл. С 06 Г 7/04, 1972.2. Авторское свидетельство СССР 9 877523, кл. 6 06 Р 7/04, 1980,3. Авторское свидетельство СССР 9 875376, кл. 6 06 Р 1/04, 1980 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ ВЬЩЕЛЕНИЯ МАКСИМАЛЬНОГО ЧИСЛА, содержащее е групп элементов И, щ групп элементов памяти, где в - число сравниваемых . двоичных. чисел, элементы ИЛИ, управляющие элементы И, регистр результата и элементы задержки, причем вход управления началом работы устройства соединен с первым входом первого управляющего элемента И и входом первого элемента задержки, выход ."го элемента задержки (где 1 =1, 2, (и); п - количество разрядов сравниваемых чисел) подключен к первому входу ( +1)-го управлякщего элемента И и.входу (+1) -го элемента задержки, выход (п -1).-го элемента задержки соединен с выходной шиной устройства, прямой выход первого элемента памяти Ц -й группы (где ) д 1, 2й) соединен с М -м входом первого элемента ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введены элементы НЕ, причем вход-го элемента НЕ (где=1, 2, , и ) соединен с выходом ) "го элемента ИЛИ, а выход подключен к второму входу ) -го управляющего элемента И, выход которого подключен к входу установки в нуль 1 "го разряда регист. ра результата и входам установки вР единичное состояние ) -х элементов памяти всех групп, выход первого элемента памяти к-й группы соединен с первым входом первого элемента И той С же группы, выход-го элемента И с-й группы (где 6 =1, 2 (и) Я подключен к первому входу (0+1)-го . элемента И той же группы, второй вход-го элемента И 1-й группы (где1, 2 (Ь"1) соединен с выходом+1)-го элемента памяти той же йгруппы, выход Р -го элемента И.К -йгруппы соединен с М -м входом (0+1)го элемента ИЛИ.Изобретение относится к автоматике и вычислительной технике, в частности к устройствам сортировки чисел,и предназначено, например, для элект,ронной цифровой вычислительной системы, ныполненной на узлах с большой 5степенью интеграции.,Изнестно устройство для сравнениядвоичных чисел, содержащее связанныесоответствующим образом п двоичныхвычитающих счетчика, дна реверсинных 10счетчика триггеры, схемы И и ИЛИ идифференцирующие цепи (1).Недостатками данного устройстваявляются его сложность и применениезначительного числа элементов памяти, 15что в целом, не позволяет создатьрегулярную структуру с большой степенью интеграции.Известно также устройство для определения максимального из группычисел, содержащее связанные соотнетстнующим образом регистры чисел,группы элементов И, элементы ИЛИ,регистр результата, группы выходныхэлементов И, элементы ИЛИ и И, элементы НЕ, выходные элементы И, управляющий регистр, управляющие элементыИ, управляющий элемент ИЛИ, элементИЛИ-НЕ, задающие элементы И и элементы задержки 2).Наиболее близким к изобретениюпо технической сущности и достигаемому эффекту является устройство длявыделения максимального числа из )идвоичных чисел, содержащее )и группэлементов И, )Р групп элементов памяти, )и групп элементов ИЛИ, многовходоные элементы ИЛИ, управляющиеэлементы И, регистр результата, элементы задержки, причем вход управления началом работы устройства соединен с первым входом первого управляю"щего элемента И и входом перного элемента задержки, выход каждого-гоэлемента задержки (1=1,2 Р -1Р - количество сранниваемых чисел) 45подключен к первому входу (+1)-гоуправляющего элемента И и входу(Р)-го элемента задержки соединенс выходной шиной устройства, выходкаждого ) -го управляющего элемента(3=1 2, и) подключен к информационному входу ) -го разряда регистра результата, инверсный выход каждого первого элемента памяти К-йгруппы (К=1, 2 Р) ) соединен спервым входом первого элемента и К-йгруппы, выход каждого из которых подключен к входу установки ннулевоесостояние второго элемента памятиК-й группы, выход каждого Р-го элемента ИЛИ каждой К-й группы (Р=1, 2,и -2) соединен с первым входом(Р+1) элемента ИЛИ К-й группы, инверсный выход каждого 1 -го элемента.памяти К-й группы =2, 3 и -1) 65 подключен к первому входу 1 -го элемента И К-й группы, выход которогоподключен к второму входу (-1)-гоэлемента ИЛИ К-й группы, прямой выход каждого-го элемента памятиК-й группы соединен с К-м входом1-го многовходоного элемента ИЛИ, выход каждого из которых подключен квторому входу ( -го управляющего элемента И, выход каждого-го управляющего элемента И соединен с вторымивходами-х элементов И всех групп(3Недостатком известных устройствявляется их сложность,Цель изобретения - упрощение устройства,Поставленная цель достигается тем,что н устройство для выделения максимального числа, содержащее Ф группэлементдн И, )игрупп элементов памяти, где и) число сравниваемых двоичных чисел, элементы ИЛИ, управляющиеэлементы И, регистр. результата и элементы задержки, причем вход управления началом работы устройства соединен с первым входом первого управляющего элемента И и нходом первого элемента задержки, выход-го элементазадержки (где=1, 2 П -2); -количество разрядов сравниваемых чисел)подключен к первому входу (Р+1)-гоуправляющего элемента И и входу(Р)-го элемента задержки соединенс выходной шиной устройства, прямойвыход первого элемента памяти К-йгруппы (где К=1, 2 Р соединенс К-м входом первого элемента ИЛИ,введены элементы НЕ, причем вход)-го элемента НЕ (где 1 =1, 2П )соединен с выходом-го элемента ИЛИ,а выход подключен к второму входу1-го управляющего элемента И, выходкоторого подключен к входу установки в нуль 1 -го разряда регистра результата и входам установки в едйничное состояние 1 -х элементов памяти всех, групп, выход первого элемента памяти К-й группы соединен с пер"вым входом первого элемента И той жегруппы, выход-го элемента И К-йгруппы ( где 1 =1, 2, (0-2 подключен к первому входу (3+1)-го элемента И той же группы, второй входР-го элемента И К-й группы (где Р=1, 2 ( -1 соединен с выходом(Р+1)-го элемента памяти той же группы, выход Р-го элемента И К-й группы соединен с К-м входом (Р+1)"гоэлемента ИЛИ.На чертеже представлена блок-схема предлагаемого устройства.Устройство содержит ю групп эле 1 1 Я Д 2ментов 1 1 г1 я 111 фйр 1 ) 12 уи 1 памяти( щ групп1 17элементов И 2, 2 2, 22 гу 2,) 1 рр 2 р 22 у.р 2 многовходовые элементы ИЛИ 3, 323 10436 ЗИ, элементы НЕ 4, 4 г 4 И, управляющие элементы И 5, 5 5 и элементы б, 61 6 И задержки, вход 7 управления началом работы, выходную шину 8 и регистр 9 результата, Выходы всех элементов 1 , 1,51,.памяти подключены к первымвходам многовходового элемента ИЛИ 3 выход каждого элемента памяти 1 (где=23 И; К=1, 2 М ) связан с вторым входом элемента И 2 О, пер О вый .вход элемента И 2(где Р=1, 2, .о1-2 подключен к первому входу.элемента И 2. Кроме того, выходкаждого элемента И 2(где=1, 2,, (й -1 связан с К-м входом многовходового элемента ИЛИ 3),. Выход каждо" го многовходового элемента ИЛИ 3 (где =1 2И ) подсоединен через элемент НЕ 44, 4 4) к входу управ. ляющвго элемента И 5;, первый вход управляющего элемента И 5, соединен с входом каждого элемента задержки 61 Вход 7 управления началом работы связан с первым входом элемента И 5 у и входом первого из поаледовательно соединенных элементов задержки бр, 6, 6 , выход последнего соединен с выходной шиной устройства 8. ВЫход каждого управляющего элемента И 5 подключен к входу установки в единичное. состояние элементов памяР Щти 1;, 1; 1; и входу установки в нуль 1 -го разряда регистра 9 рет зультата.Устройство работает следующим образом. 35Пере 91 началом работы все разряды регистра 9 устанавливаются в единичное состояние. В элементы 1 памяти заносится (и п -разрядных чисел. Посигналу начала операции, который пос. 4 О тупает на вход 7, разрешается обра" ботка сигналов с выхода элементов1 (ипамяти 1 , 1 1 в которых записаны старшие разряды чисел " если на одном из упомянутых элементов па мяти записана хотя бы одна единица, на выходе многовходового элемента ИЛИ 3 и соответствующего элемента НЕ 4 формируется сигнал нулевого уровня, а с выхода элемента И 5 снимается также сигнал нулевого уровня и, таким образом, первый разряд регистра 9 остается в единичном состоянии. С выходов элементов памяти 1, 1 1, в которых записан нуль, снимаетМся сигнал нулевого уровнй, который, 55 поступая на соответствующие элементы( ЮИ 2, 2 2, исключает дальней шее участие чисел, в старшем разряде которых записан нуль, в последующих тактах сравнения. В случае, если 60 в старших разрядах всех сравниваемых чисел записаны нули, элементами ИЛИ3, НЕ 4 и И 5 последовательно формируются сигналы единичного уровня истарший разряд регистра 9 результатасбрасывается в нуль, а элементы па 7 Фмяти 1 1, , 1 устанавливаются1в единичное состояние, разрешая анализ в последующем такте работы устройства содержимого всех элементовг ипамяти 1 г, 1 1 . При появлениисигнала на выходе элемента бу задержки производится анализ содержимогоэлементов памяти (1, 1 , 14а фне исключенных на предыдущем тактеработы устройства. Если на указанных элементах памяти записана хотябы одна единица, элементами ИЛИ 3,НЕ 4 и И 5 последвватвльно формируются сигналы нулевого уровня " вовтором разряде регистра 9 результатаостается записанной единица, а с выходов элементов памяти 11 фв которых записан нуль, снимается.г,сигнал нулевого уровня, который, поступая на входы соответствующих элемек 1 ф Щтов И 2, 27 2, исключает соответствующие числа из процесса сравне.ния на. последующих тактах работы. Если на не исключенных на первом тактеэлементах памяти 1 , 1, 1 записанывсе нули, сигна( единичногоуровня последовательно формируетсяна выходах элементов ИЛИ ЗгНЕ 4 иИ 5 г. Сигналом с выхода элемента И 5,:второй разряд регистра 9 результатаустанавливается в нуль, а элементы1 ф Фпамяти 1 г, 1 1 устанавливаются в,нуль, а элементы памяти 1 г 1еЯР Р1 устанавливаются в единицу,т.е. во втором такте, таким образом,не исключается ни одно число из дальнейших тактов сравнения. Аналогичнымобразом, последовательно во временианализируются остальные разряды сравниваемых чисел. При выдаче единично"го сигнала с выхода элемента бязадержки на выходную шину 8 устройствана регистре 9 результата фиксируетсякод максимального числа,Изобретение позволяет упроститьструктуру .устройства по сравнению сизвестным за счет сокращения количе"ства логических элементов, используемых в устройстве,. В известном устройстве число логических элементовС:ги., (ги-з, (1)а в предлагаемомС -2 пп 1 (ю-),(2)Таким образом, в среднем число логических элементов в предлагаемомустройстве на 45 меньше, чем в известном.1043 б 34 анона орректорС.Шекмар дписно илиал ППП Патент, г.ужгород, ул.Проектная, 4 Составитель ор 1.Безвершенко Техред И,Гай 4338/51 тираж 706 ВНИИПИ Государственного по делам изобретений .и 113035, Москва, Ж, Раитета СССРкрытийкая наб д.