Устройство для фазирования синхронных источников импульсов

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ИПЛЬСТВУ Совэ СоветскикСоциалистическихРеспублик ц 864582(22) Заявлено 2609.79 (21) 2820221/18-21с присоединением заявки йо(23) ПриоритетОпубликовано 150981 Бкзллетень ЙЯ 34Дата опубликования описания 150981 5 М Кэ Н 03 К 23/00 Государственный комнтет СССР яо делам изобретений н открытнй(71) Заявите УСТРОЙСТВО ДЛЯ ФАЗИРОВАНИЯ СИНХРОННЫХ ИСТОЧНИКОВ ИМПУЛЬСОВавт пре ойствахдователь-0 б к занн синх Изобретение относится к оматике и вычислительной технике и дназначено для использования в устр формирования импульсных после ностей.Известно устройство, обеспечивающее возможность фазировки счетчиков, содержащее два синхронных источника импульсов, входы которых объединены, и блок фазировки, выполненный на счетном триггере, инверторе н двух логических элементах 1 1.Недостатком его является высокое ыстродействие.Известно также устройство Фазиров. - ки синхронных источников импульсов, содержащее генератор импульсов, выход которого соединей со входами деталей частоты, двухвходовые логичес кие элементы И и ИЛИ и счетчик, причем выходы деталей частоты соединены со входами элемента И, выход которого соединен со входом элемента ИЛИ, другой вход которого соединен с выходом 25 последнего разряда счетчика, счетный вход которого соединен с выходом одного из делителей частоты, вход сброса которого соединен с выходом последнего разряда счетчика. 30 При нормальной синхронной работе делителей частоты это устройство обеспечивает фазировку делителя час" тоты, имеющего меньший коэффициент деления от делителя частоты, имеющего больший коэффициент деления, а при расфазировке делителей частоты осуществляется Фазирование делителя, имеющего меньший коэффициент деления с помощью дополнительного счетчика импульсов, сигнал с выхода которого выдается после поступления на счетчик определенного числа импульсов от делителя частоты, имеющего меньший коэффициент деления 23. нако это устройство не примения фазировки синхронных делитеастоты с произвольно изменяющив процессе работы кратными межбой коэффициентами деления, так ребуемое число разрядов счетчивисит от соотношения частот высигналов делителей частоты, а случаях, когда коэффициент деделителя частоты, связанного етчиком, оказывается больше, чем ициент деления делителя не свяго со счетчиком время входа в онизм значительно возрастает. мо дл лей ч мися ду со как т ка за ходных в тех ления со счЦелью изобретения является расширение функциональных возможностейза счет обеспечения воэможностипроизвольного изменения коэффициентов деления синхронных источниковимпульсов.Для достижения этой цели в устройство, содержащее делители частоты,счетные входы которых объединены, идва двухвходовых логических элемента,введены два В-триггера, 5-входы которых соединены с выходами делителейчастоты, а выходы - со входами перво-го двухвходового логического элементаЭ -К-триггер первый вход которого соединен с выходом первого двухходовогологического элемента, счетный входсо счетными входами делителей частоты, третий вход и прямой выход триггера объединены, а счетный вход и инверсный выход соединены со входамивторого двухвходового логического Юэлемента, выход которого соединенсо входами сброса делителей частотыи В-входами В-триггеров,На фиг. 1 представлена Функциональная схема устройства, на фиг. 2 - вре менные диаграммы его работы,Устройство фазировки синхронныхисточников импульсов содержит делители частоты 1 и 2 с переменными коэффиц;ентами деления, В-триггеры 3 и4, 3 -К-триггера, и двухвходовые логическйе элементы б и 7.На счетные входы делителей 1 и 2поступает сетка импульсов тактовойчастоты от внешнего устройства. Делители 1 и 2 имеют переменные коэффициенты деления, значения которых задаются сигналами управления, поступающими от внешнего устройства.С выходов делителей 1 и 2 частотысигналы поступают на входы триггеров 403 и 4. Если делители 1 и 2 работаютсинхронно, то при прохождении болеенизкочастотного сигнала с выхода одного из делителей одновременно выда-ется импульс с выхода другого делителя и на входы логического элемента бпоступают низкие уровни сигналов, ана 5-вход У-К-триггера 5 поступаетположительный импульс, устанавливающий триггер в состояние логическойединицы. Сбрасывается триггер 5 в нулевое состояние по положительномуфронту импульса, поступающего на еготактирующий вход.С выхода логическогоэлемента 7 выдается импульс сброса внулевое состояние делителей 1 и 2, атакже триггеров 3 и 4. Длительностьимпульсов сброса равен интервалумежду положительными импульсами вход. ной сетки ( 1 о ), поступающей на входы делителей частоты. Если в работе одного из делителей произошел сбой, то импульс Формируется только после того, как оба триггера 3 и 4 установятся в единичное состояние импульсами с выходов делителей 1 и 2. Импульс сброса устанавливает оба делителя одновременно в нулевое состояние и их синхронная работа восстанавливается.На временных диаграммах фиг. 2 показаны сигнал 8 на входах делителей 1, 2, сигнал 9 на выходе делителя 1, сигнал 10 на выходе делителя 2; сигнал 11 на выходе триггера 3;сигнал 12 на выходе триггера 4;сигнал 13 на выходе логического элемента б; сигнал 14 на инверсном выходе триггера 5, сигнал 15 на выходе логического элемента 7 (сброс)Использование в устройстве фазироГвания двух В-триггеров и 3 -К-триггера позволяет обеспечить возможность произвольного изменения кратных между собой коэффициентсв деления синхронно работающих делителей частоты.Формула изобретенияУстройство для фазирования синхронных источников импульсов, содержащее делители частоты, счетные входыкоторых объединены и два двухвходовыхлогических элемента, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных воэможностей, засчет обеспечения возможности произвольного изменения коэффициентов деления, в него введены два В-триггера, 5-входы которых соединены с выходами делителей частоты, а выходы совходами первого двухвходового логического элемента, 3 - -триггера, первый вход которого соединен с выходомпервого двухвходового логическогоэлемента, второй вход со счетнымивходами делителей частоты, третийвход и прямой выход объединены, аинверсный выход - с первым входомвторого двухвходового логическогоэлемента, второй вход которого соединен со вторым входом.1-К-триггера,а выход - со входами сброса делителей частоты и В-входами В-триггеров.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 539379,кл. Н 03 К 21/32, 1972,2. Авторское свидетельство СССРУ 586568,кл. Н 03 К 23/00. 1973.864582 д 0 Ю Ю /Р О ь ф 5Фиг. ЯСоставитель А.Старостина Редактор М.Недолуженко Техред М. Рейвес Корректор Р, Макаренко Заказ 7832/86 Тираж 991 Подписное ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва- Ж, Раушская наб., д. 4/5 филиал ППП "Патент", г. Ужгород. Ул. Проектная, 4