Устройство временного выравниванияканалов

Союз Советских Социалистических Веспубаик(51) м. Кл.з Н 04 В 3/04 с присоединением заявки ЙУ Государственный комитет СССР но дедам изобретений н вткрытнй(54) УСТРОЙСТВО ВРЕМЕННОГО ВЫРАВНИВАНИЯ КАНАЛОВ 1 О 15 25 Изобретение относится к связи и может использоваться в аппаратуре для передачи данных.Известно устройство временного выравнивания каналов, содержащее последовательно соединенные блок базирования, первый переключатель, первый регистр сдвига, первый и второй коммутаторы и второй переключатель, другой вход которого соединен с другим входом первого переключателя, выход которого подключен ко второму входу первого коммутатора, а также блок анали заторов, вход которого соединен с другим выходом первого переключателя, второй регистр сдвига, соединенный с выходом первого коммутатора, блок управления, разрядные выходы которого подключены к третьим входам первого коммутатора, а выход блока управления подключен к управляющим входам первого и второго переключателей, и индикатор 13. Однако известное устройство имеет длительное время выравнивания задержек.Цель изобретения - сокращение времени выравнивания,Указанная цель достигается тем, что в известное устройство введены последовательно соединенные элемент ИЛИ, счетчик,. блок задержки и блок записи, а также третий регистр сдвига, выходы которого через блок записи подключены к разрядным входам второго регистра сдвига, управляющий выход которого подключен к соответ- . ствующему входу третьего регистра сдвига, причем выходы блока анализаторов подключены к другим входам второго коммутатора и элемента ИЛИ, выход счетчика ко входу блока управления, к другому входу второго ре" гистра сдвига и другим входам блока анализаторов, вторые входы которого соединены с другими входами второго коммутатора и другими выходами второго регистра сдвига, а выход элемента ИЛИ подключен ко входу индикатора.На чертеже приведена структурная электрическая схема предлагаемого устройства.Устройство временного выравнива- ния каналов содержит блок 1 фазирования, переключатели 2 и 3, первый регистр 4 сдвига, первый коммутатор 5, блок 6 управления, второй регистр7 сдвига, второй коммутатор 8, блок9 анализаторов, элемент ИЛИ 10, инди.катор 11, счетчик 12, третий регистр13 сдвига, блок 14 записи и блок 15задержки.устройство работает следующим образом.Дискретные последовательности,имеющие временной сдвиг, поступаютна входы блока 1, где происходит ихфазирование по тактовой частоте. Переключатели 2 и 3, блок б, блок 9 исчетчик 12 перед началом выравниванияустанавливаются в исходное состояниесигналом фО". В начале работы дополнительная задержка вводится в первый канал (на чертеже не обозначен).С выхода первого переключателя 2 дискретная последовательность первогоканала подается на первый регистр4, а последовательность второго кана"ла.(на чертеже не обозначен) с другого выхода - на другой вход второгопереключателя 3 и вход блока 9,Исходное состояние блока 6 определяет прохождение последовательностипервого канала через первый комму- Ятатор 5 без задержки на вход второго регистра 7. Со входа и с другихвыходов второго регистра 7 последовательность первого канала, .задержанная на О+о тактов, поступает рОна вторые входы блока 9, где сравнивается с последовательностью второго канала. За время цикла анализа информация первого канала из второго регистра 7 последовательно переписывается в третий регистр 13, где оказывается задержанной на (и+1) - 2 п тактов. Если разность задержек между вторыми и первыми каналами на ходится в пределах О - и тактов, на одном из выходов блока 9 появляется сигнал наличия выравнивания, который обеспечивает подключение во втором коммутаторе 8 соответствующего выхода второго регистра 7 ко входу второго переключателя 3. Кроме того, сигнал наличия выравнивании через элемент ИЛИ 10 включает индикатор 11, сигнализирующий о выравнивании задержек, и блокирует счетчик 12. В случае, если временной сдйиг между дискретными последовательностями второго и первого каналов больше и тактов, ни на одном выходе блока 9 не появляется сигнал наличия выравнивания, счетчик 12 через и тактов вырабатывает импульс окончания цикла анализа, который поступает на вход блока б и обеспечивает подключение соответствующего 40 выхода первого регистра 4 через первый коммутатор 5 ко входу второго регистра 7, Одновременно импульс окончания цикла производит сброс блока 9, второго регистра 7 и через Я:некоторое время а с(асс длительностиэлементарного импульса т , определяемое блоком 15, переписывает информацию из второго регистра 7 черезблок 14. После этого цикл анализаповторяется.Если при проведении Р циклованализа выравнивания задержек дос атичь не удалось (Р+1)-й импульс7цикла окончания анализа через блокб управляет переключателями 2 и 3и обеспечивает введение дополнительной задержки во второй канал с даль-нейшим повторением циклов выравнивания задержек.Предлагаемое устройство можетбыть реализовано на интегральных микроскопах и обеспечивает выравнивание задержек в каналах связи за короткое время.формула изобретенияУстройство временного выравнивания каналов, содержащее последовательно соединенные блок фазирования, первый переключатель, первыйрегистр сдвига, первый коммутатор,второй коммутатор н второй переключатель, другой вход которого соединенс другим выходом первого переключателя, выход которого подключен ковторому входу первого коммутатора, атакже блок анализаторов, вход которого соединен с другим выходом первогопереключателя, второй регистр сдвига,соединенный с выходом первого коммутатора, блок управления, разрядныевыходы которого подключены к третьимвходам первого коммутатора, а выходблока управления подключен к управляющим входам первого и второгопереключателей, и индикатор, о т -л и ч а ю щ е е с я тем, что, сцелью сокращения времени выравнивания, введены последовательно соединенные элемент ИЛИ, счетчик, блокзадержки и.блок записи, а такжетретий регистр сдвига, выходы которого через блок записи подключенык разрядным входам второго регистрасдвига, управляющий выход которогоподключен к соответствующему входутретьего регистра сдвига, причемвыходы блока анализаторов подключе-ны к другим входам второго коммутатора и элемента ИЛИ, выход счетчика подключен ко входу блока управления,.к другому входу второго регистра сдвига и,другим входам блока анализаторов, вторые входы которогосоединены с другими входами второго коммутатора и другими выходамивторого регистра сдиига, а выходэлемента ИЛИ подключен ко входу индикатора.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРВ 50794 б, кл. Н 04 В 3/04, 1974809586 Составитель Е. ПетрРедакто . Вез о ная Тех М.ТабаковичЗаказ 460/79 Тираж 709ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035 Москва Ж 35 Ра шская наб. в кто: И.сте исное филиал ППП Патент , г. Ужгород, ул. Проектна