Постоянное запоминающее устройство

Союз Йаоетских Социалистических Республик(45) Дата опубликования описания 30.10.79 1) М. Кл.6 11 С 17/О Государстоенный комитло делам изобретений и открытий(71) Заявитель Особое конструкторское бюро вычислительной техник Рязанского радиотехнического институтаННОЕ ЗАПОМИНАЮЩЕЕ УСТ 54) ПО ВО 0 гра,; 20обать,сле Изобретение относится к вычислительной технике и может быть использовано в трансформаторных постоянных запоминающих устройствах (ПЗУ).Известны постоянные запоминающие устройства трансформаторного типа, содержащие модули трансформаторов, прощитые числовыми проводами и выходными обмотками, подключенными к входам соответствующих усилителей считывания, выходные элементы ИЛИ, адресный и числовой регистры, дешифраторы адреса первой и второй ступени, адресные формирователи, устройство управления 1.Недостаток известных устройств - о ниченное быстродействие,Время цикла трансформаторного ПЗУ (Т) определяется по формулеТц: в + в+ сд где 1, - задержка схем электроникирамления;1 - длительность импульса тока опроса числового провода;г - время спада напряжения в выходной обмотке трансформатора, вызванного рассасыванием магнитнойэнергии,В первом приближении можно считчто 1 сп=(2+3) и 21, Обычно 1 в(1 ц,довательно, основную долю времени Тц занимает время сп.В известных ПЗУ циклы работы во времени не совпадают,Однако модульная организация накопителя позволяет частично совместить во времени циклы работы устройства, если в предыдущем цикле опрашиваются числовые провода, относящиеся к разным модулям трансформаторов,В этом случае нет необходимости ждать, пока кончится время 1 сп, т, е. окончания переходных процессов в выходных обмотках, и можно по заднему фронту импульса тока опроса начинать следующий цикл работы.Наиболее близким к предложенному является постоянное запоминающее устройство, содержащее накопитель, выходы которого подключены к соответствующим усилителям считывания, выходы усилителей считывания подсоединены к входам элементов ИЛИ, выходами подключенных к соответствующим входам регистра числа, один из выходов которого подключен к одному из входов блока управления, Выходы блока управления подключены соответственно к регистрам адреса первой и второй ступеней, адресным формирователям и усилителям считывания, входы адресных формирователей - к соответствующим выхо3дам дешифраторов адреса первой ступени,а выходы - к дешифратору адреса второйступени, выходы которого подсоединены квходам накопителя. Входы дешифраторовадреса первой ступени подключены к соответствующим выходам регистров адресапервой и второй ступеней 2,Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, чтоустройство содержит схему сравнения, одиниз входов которой подключен к соответствующему выходу регистра адреса второйступени, а другой - к соответствующемувходу регистра адреса второй ступени, выход схемы сравнения подсоединен к одномуиз входов блока управления.На чертеже показана функциональнаясхема устройства.Устройство содержит накопитель 1, регистр 2 адреса первой ступени, регистр 3адреса второй ступени, дешифраторы 4 адреса первой ступени, адресные формирователи 5 и 6, дешифратор 7 адреса второйступени, элементы ИЛИ 8, на входы которых заведены выходы усилителей 9 считывания одноименных разрядов, регистр 10числа, блок 11 управления, схему 12 сравнения, входные шины 13 регистра адреса,шину 14 сигнала обращения к устройству,шину 15 сигнала разрешения смены адреса,шину 16 сигнала выдачи информации.Работает устройство следующим образом.На адресный регистр поступает код адреса, а на блок управления по шине 14 - сигнал обращения к устройству, запускающийблок 11 управления, который вырабатывает синхроимпульсы для управления работой всех узлов. По сигналу с блока управления происходит запись кода адреса в адресный регистр.Код адреса с разрядом регистра адресапервой ступени поступает на дешифраторпервой ступени, сигнал с выхода которогочерез адресный формирователь подается надешифратор второй ступени. С разрядоврегистра второй ступени адрес числовогопровода подается на дешифратор первойступени, сигнал с выхода которого черезадресный формирователь проходит такжена дешифратор второй ступени.С блока управления на усилители считывания поступает стробирующий импульс, ана регистр числа и во внешние цепи - сигнал выдачи информации по шине 16.После перезаписи кода адреса блок управления выдает сигнал по шине разрешения смены адреса и на входные шины 13 10 15 20 25 Зо 35 40 45 50 поступает адрес следующего слова, а на шину 14 - сигнал обращения к устройству. С выходов и входов разрядов регистров адреса на входы схемы сравнения поступает адрес, в который входит опрашиваемый числовой провод и адрес группы числовых проводов, в которую входит следующий выбираемый числовой провод.В случае равенства этих адресов, т. е. когда опрашиваемый числовой провод и провод, который должен быть опрошен в следующем цикле, содержатся в одной группе, с выхода схемы сравнения на выход устройства управления подается сигнал совпадения и блок управления начинает следующий цикл работы после окончания предыдущего цикла,Предложенное устройство дает значительный выигрыш по быстродействию для многопрограммных устройств управления. Формула изобретения Постоянное запоминающее устройство,содержащее накопитель, выходы которогоподключены к соответствующим усилителямсчитывания, выходы усилителей считыванияподключены к входам элементов ИЛИ, выходы которых подключены к соответствующим входам регистра числа, один из выходов которого подключен к одному из входов блока управления, выходы блока управления подключены соответственно к регистрам адреса первой и второй ступеней, адресным формирователям и усилителям считывания, входы адресных формирователейподключены к соответствующим выходамдешифраторов адреса первой ступени, а выходы - к дешифратору адреса второй ступени, выходы которого подключены к входам накопителя, а входы дешифраторов адреса первой ступени подключены к соответствующим выходам регистров адреса первой и второй ступеней, отличающеесятем, что, с целью повышения быстродействия устройства, оно содержит схему сравнения, один из входов которой подключен ксоответствующему выходу регистра адресавторой ступени, а другой - к соответствующему входу регистра адреса второй ступени, выход схемы сравнения подключен кодному из входов блока управления.Источники информации,принятыс во внимание при экспертизе1. Брик Е. А. Техника ПЗУ, М., Сов,Радио, 1973, с. 97.2. Авторское свидетельство СССР364027, кл. 6 11 С 17/00, 194 (прототип),694897 Г -- 1 Составитель В. Гордонова Техред Н, Строганов ектор О. Данншева едакт ва ипография, пр, Сапунова Заказ 2925/3 Изд, Юа 627 Тираж 877 Подписно НПО Поиск Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5