Многоканальная система передачи двоичной информации с временным уплотнением

Союз Советских Социалистических Республик. Кл, 04 Т 3/18 04 1 5/22 ИСОЕДИНЕНИЕМ ЗаЯВКИ Йо осударственныИ ком ит СССР по делам изобретении и открытий(54) МНОГОКАНАЛЬНАЯ СИСТЕМА ПЕРЕДАЧИ ДВОИЧНОЙ ИНФОРМАЦИИ С ВРЕМЕННЫМ УПЛОТНЕНИЕМ о е ис ая аеорго процес- исправ 5 аяацииа- о- алов О повышение дос- информационных ему мен сор с сис с вр роце вани реоб авлен мпул Многоканальнаявоичной информацплотнением содерасования 1, процователь Згенер система передачии с временнымит и блоков согссор 2, преобратор тактовых им 30 Изобретение относится к радитехнике и может использоватьсялеграфии и телемеханике.Известна многоканальная с тпередачи двоичной информации свременным уплотнением, содержащпроцессор, соединенный с блокамисогласования с низкоскоростныминалами и преобразователем, а таблок исправления ошибок и генертактовых импульсов, выходы котосоединены с тактовыми входамисора, преобразователя и блокаления ошибок 1.Однако известная многоканальсистема передачи двоичной инфоримеет низкую достоверность передчи при выполнении требований кпустимой задержке служебных сигкоммутируемой сети.Цель изобретениятоверности передачии служебных сигнатрв.Для этого в многоканальнуюпередачи двоичной информацииным уплотнением, содержащую псоединенный с блоками согласонизкоскоростными каналами и пзователем, а также блок испрошибок и генератор тактовых и выходы которого соединены с тактовыми входами процессора, преобразователя и блока исправления ошибок, введены блок памяти и блок управления, причем первый и второй выходы блока управления соответственно соединены с информационными входами преобразователя и блока исправления ошибок, первый и второй входы - с соответствующими выходами блока памяти, третий вход соединен с первым входом блока памяти и информационным выходом преобразователя, четвертый вход соединен с вторым входом блока памяти и информационным выходом блока исправления ошибок, пятый вход соединен с управляющим выходом процессора и управляющим входом блока исправления. ошибок, управляющий выход которого соединен с третьим входом блока памяти.На чертеже приведена структурная электрическая схема предложенного устройства.пульсов 4, блок памяти 5, блок управления 6, блок исправления ошибок 7.Устройство работает следующим образом.Блоки согласования 1 с низкоскороСтными каналами служат для сопряжения цепей приема и передачи низко. скоростных каналов со входом процессора 2 по уровню и входному (выходному) сопротивлению. Преобразо" ватель 3 служит иа передаче для Формирования группового сигнала пу" тем побитного чередования сигналов низкоскоростных каналов а на приемедля выполнения обратной операции выделения сигналов низкоскоростных каналов из группового сигнала и передачи их в процессор 2.Сформированный преобразователем 3 групповой сигнал поступает с информационного выхода последнего на информационный вход приема бло" ка памяти 5 .и блок управления 6. Процессор 2 айализирует структуру сигналов, передаваемых по каждому низкоскоростному каналу, и по различиям в структуре определяет, какой сигнал, н информационный или служебный, И передается в данный момент времени по каждому из каналов Результаты этого анализа по управляющей цепи поступают с выхода процессора 2 на пятый вход блока управления б и управляющий вход блока исправлеиия ошибок 7.В случае, если по данному каналу передается информационный сигнал, блок исправления ошибок 7 управляющим сигналом процессора 2 переключается в режим защиты от ошибок, предусматривающий обнаружение кодовых блоков с ошибками и повторную передачу этих блоков (автоматический переспрос). Одновременно с этим блок управления 6 осуществляет подключение сигнала данного канала на информационный вход блока исправления ошибок 7 через блок памяти 5, В моменты времени, когда блок исправления ошибок 7 производит повторную передачу ошибочных блоков (во время переспроса)1 вновь поступающая информация записывается в ячейки передачи блока памяти 5. По окончании переспроса блок исправления ошибок 7 переходит в режим повышенной скорости передачи и посылает соответствующий сигнал об этом по управляющей цепи в блок памяти 5. При этом скорость считывания информации иэ блока памяти 5 превышает скорость записи, и происходит разгрузка ячеек передачи этого блока от информации, накопленной во время переспроса.В случае, если по данному каналу йередается служебная информация, блок исправления ошибок 7 переключается управляющим сигналом процессора 2 в режим прямого исправления ошибок (без переспросов), Одновременно блок, 45 50 .55 60 5 10 )5 20 25 30 35 40 управления 6 осуществляет подключение сигнала данного канала на информационный вход блока исправленияошибок 7 непосредственно, минуя блок памяти 5. Тем самым исключается задержка служебных сигналов на стороне передачи.Аналогичным образом обеспечивается изменение режима исправления ошибок и вносимой задержки на стороне при емаПри приеме по данному каналу инФормационных сигналов блок управления 6 осуществляет подключение информационного выхода блока исправления ошибок 7 к одноименному входу преобразователя 3 через блок памяти 5.При отсутствии переспросов ячейки приема памяти 5 полностью заполнены. Во время переспроса они освобождаются за счет того, что скорость считывания информации из этого блока не меняется, а поступление новой информации от блока исправления ошибок 7 прекращаетсяПо окончании Переспроса блок исправления ошибок 7 переходит в режим приема с повышенной скоростью до тех пор, пока не произойдет полное заполнение ячеек приема блока памяти 5 и, соответственно, полное освобождение ячеек передачи блока памяти 5,При приеме по данному каналу служебных сигналОв блок управления 6 по управляющему сигналу от процессора 2 подключает инФормационный выход блока исправления ошибок 7 к одноименному входу преобразователя 3 непосредственно, минуя блок памяти 5. Благодаря этому исключается задержка служебных сигналов на стороне приема. Технико-экономический эффект пред ложенного устройства заключается в повышении достоверности передачи как информационных, так и служеб" ных сигналов и снижении времени задержки служебных сигналов при исполь зовании системы на коммутируемой сети.Линейные испытания опытного образца показали, что в режиме исправления ошибок без переспроса с задержкой, допустимой для коммутируемой сети, достоверность передачи может быть повышена в 3-5 раз.Именно такой режим предусмотрен в предложенном устройстве для служебных сигналов. Такое повышение достоверности, приемлемое для слу- жебных сигналов, недостаточно для сигналов информационных, верность передачи которых необходимо увеличить еще хотя бы на порядок, чтобы виполнить,существующую рекомендацию МККТЗ (коэффициент ошибок не должен превышать величину 10). В предложенном устройстве обеспечиваетсяФормула изобретения Составитель А. Меньшиковаактор Л. Гельвман Техред М. Келемод Корректор В, Синицкая каз 4587/50 Тираж 775 ЦНИИПИ Государственного комитет по делам изобретений и открыт 30 ЗЬ Москва ж-ЬЬ, Рашкан нааПодписноСР 5 лиал ППППатент , г. Ужгород, ул. Преекная 5 67переход к исправлению ошибок в информационных сигналах за счет автоматического переспроса, что даетвозможность повысить достоверность,на 2"3 порядка и более. Причем впредложенном устройстве существенноеповышение достоверности информацион-:ных сигналов достигается без увеличения времени задержки служебных сигналов.,Многоканальная система передачи двоичной информации с временным уплотнением, содержащая процессор, соединенный с блоками согласования с низкоскоростными каналами и, преобразователем, а также блок исправления ошибок и генератор тактовых импульсов, выходы которого соединены с тактовыми входами процессора, преобразователя и блоха исправления ошибок, о т л и ч а ю щ а я - с я тем, , что, с целью повыше 8693 6ния достоверности передачи информационных и служебных сигналов, вве"дены блок памяти и блок управления,причем первый и второй выходы блокауправления соответственно соединеНы с информационньп 4 и входами преобра зователя и блока исправления ошибок,первый и второй входы - с соответствующими выходами блока памяти, третий вход. соединен с первым входомблока памяти .и информационным вы ходом преобразователячетвертыйвход соединен с вторым входом блока памяти и информационным выходомблока исправления ошибокпятый входсоединен с управляющим выходом процессора и управляющим входом блокаисправления ошибок, управляющийвыход которого соединен с третьимвходом блока памяти. Источники информации, принятые во внимание при экспертизе1. Заявка Р 2419090/09, 1977, по которой принято решение о выдаче авторского свидетельства.