Устройство передачи цифровой информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЕЛЬСТВУ кий, А.А. МураРыбаков Вычислительные . - Л.: ЗнергоатоАЧИ ЦИФРОВО ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ К АВТОРСКОМУ СВИД(54) УСТРОЙСТВО ПЕРЕИНФОРМАЦИИ г 57) Изобретение относится к устройствам передачи дискретной информации в сетях ЭВМ, Цель - повышение скорости передачи, достигается за счет введения обнаружителя информационных сигналов, выг,олненного на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ, блоках задержки 10, 11 и 12, элементе ИЛИ - НЕ 13, и триггера 16. Буфоризация принимаемой информации до ее востребования хранится в блоке 18 оперативной памяти, 1 ил.Изобретение относится к области электросвязи и может быть использовано, например, в вычислительных системах, вустройствах обмена высокоскоростной информацией,Целью изобретения является повышение скорости передачи.На чертеже представлена структурнаяэлектрическая схема устройства передачицифровой информации.Устройство содержит первый 1, второй2,.третий 3, четвертый 4, пятый 5 и шестой 6элементы И, первый 7 и второй 8 инверторы,элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, первый10, второй 11 и третий 13 блоки задержки,элемент ИЛИ - НЕ 13, счетчик 14, первый 15,второй 16 и третий 17 триггеры и блок 18,оперативкой памяти.Устройство передачи цифровой информации работает следующим образом.Первый 1, второй 2, третий 3 и четвертый 4 элементы И представляют собой кодер, после которого наличие импульса навыходе инвертора 7 означает единицу информации, наличие импульса на выходе второго инвертора 8 - нулевую информацию вканале, Информация в таком виде поступает на первый триггер 15, который преобразует ее в униполярную и передает на записьв блок 18. Пятый элемент И 5 формируетимпульсы выборки блока 18, которые являются одновременно и импульсами для пересчета адресов блока 18 счетчиком 14.Переключение адреса в счетчике 14 происходит задним фронтом импульса. Тем самым обеспечивается предустановка адресаи задержка его переключения относительноэтого сигнала.Конец передачи информации по каналуфиксируется появлением сигнала на инверсном выходе третьего триггера 17, которыйвместе с вторым триггером 16, элементомИЛИ-НЕ 13, блоками 10 - 12 и элементомИСКЛЮЧАЮЩЕЕ ИЛИ 9 составляет блоквесового суммирования. При этом второйтриггер 16 переключается в состояние "1"по инверсному выходуположение "Чтение"для блока 18). Величины задержки первого10, второо 11 и третьего 12 блоков составляют соответственно 1/4, 1/2 и 3/4 длительности такта частоты синхронизацииустройства. Это позволяет выделять моменты начала и конца передачи информации.Таким образом, вся информация по каналупоследовательно записывается в блок 18.После окончания приема информации навыходе третьего триггера 17 появляется сигнал "Лог, 1", после приема которого прини 5 10 15 20 25 30 35 40 45 50 55 мающий процессор начинает выдавать тактовую частоту СИ и СЧ, по которой импульсы через пятый элемент 5 поступают на блок 18 аналогично импульсам записи (обнуленный импульсом с выхода третьего триггера 17 счетчик ведет также пересчет адресов). По окончании считывания информации из блока 18 принимающим процессором выдается импульс СБРОС (конец считывания), который устанавливает второй триггер 16 и счетчик 14 через шестой элемент И 16 в исходное состояние. Устройство готово к передаче новой информации.Формула изобретения Устройство передачи цифровой информации, содержащее последовательно соединенные первый и второй элементы И и первый инвертор и последовательно соединенные третий и четвертый элементы И и второй инвертор, причем вторые входы второго и четвертого элементов И подключены к вторым входам соответственно первого и третьего элементов И, первые входы которых объединены, о т л и ч а ю щ е е с я тем, что, с целью повышения скорости передачи, введены пятый и шестой элементы И, первый, второй и третий триггеры, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три блока задержки, счетчик, элемент ИЛИ-НЕ и блок оперативной памяти, информационный вход которого подключен к выходу первого триггера, два входа которого объединены попарно с входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и пятого элемента И и подключены к выходам первого и второго инверторов, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом элемента ИЛИ - НЕ непосредственно, а с вторым, третьим и четвертым его входами через соответствующие первый, второй, третий и четвертый блоки задержки, выход элемента ИЛИ - НЕ подключен к объединенным синхронизирующим входам второго и третьего триггеров, информационные входы которых обьединены и подключены к нулевой щине, выход второго триггера подключен к входу "Сброс" блока оперативной памяти, синхронизирующий вход которого объединен с синхронизирующим входом счетчика и подключен к выходу пятого элемента И, третий вход которого объединен с установочным выходом третьего триггера, выход которого через шестой элемент И подключен к установочному входу счетчика, выход которого подключен к адресному входу блока оперативной памяти, при этом установочный вход второго триггера и второй вход шестого элемента И объединены,