Синхронный д-триггер

(43) Опубликовано 30.04.79, Бюллетень Юо Государственный комит СССРелам изобретени и открьпнй 5) Дата опубликования опис чя 30.04.7 Авторыизобретения говой и И, А. П Г, П(71) Заяиител сковский ордена Трудового Красного Знамени инженерн физический институт(54) СИНХРОННЫЙ ИГГЕР Изобретение относится к сверхбыстродействующим цифровым элементам ЭВМ, системам управления и радиоизмерительной аппаратуры и может быть использовано в сверхбыстродействующих цифровых микросхемах (в том числе высокой степени интеграции), широко применяемых в вычислительной технике, системах связи, измерительных приборах и устройствах автоматики.Известен синхронный Д-триггер, содержащий шины питания, две клеммы опорного напряжения, два источника тока, два входа, один выход, два резистора и десять транзисторов, причем первый и второй источники тока включены между первой шиной питания и эмиттерами первого, второго, третьего, четвертого транзисторов соответственно, базы первого и четвертого транзисторов подключены к клемме опорного напряжения, базы второго и третьего транзистора подключены к первому входу, а коллектор первого транзистора, объединенный с первым эмиттером пятого транзистора, подключены ко второму входу, второй эмиттер пятого транзистора соединен с коллектором второго и эмиттером шестого транзистора, первый резистор включен между второй шиной питания и объединенными коллектором пятого и базами шестого и седьмого транзистора, а второй резистор - между второй шиной питания и коллектором восьмого и базами девятого и десятого транзистора, эмиттер девятого транзистора подключен к первому эмиттеру восьмого и коллектору четвертого транзистора, эмиттер десятого транзистора подключен ко второму выходу, а эмиттер седьмого транзистора соединен со вторым эмит тером восьмого и коллектором третьеготранзистора, причем коллекторы шестого, седьмого и десятого транзисторов подключены ко второй шине питания, а базы пятого и восьмого транзистора - ко второй 15 клемме опорного напряжения.Недостатками такого синхронного Д-триггера являются узкие функциональные возможности и отсутствие возможности получения инвертированного выходного сигнаС целью расширения функциональныхвозможностей триггера и получения инвертированного выходного сигнала в синхронный Д-триггер, содержащий два переключателя тока, базы входных транзисторов которых подключены к первой входной клемме, а базы опорных транзисторов - к первому источнику опорного напряжения, коллекторы транзисторов первого переклюЗ 0 чателя тока соединены с эмиттерами первого транзистора, коллектор которого соединен с базами второго и третьего транзисторов и через первый резистор - с шиной питания, коллекторы транзисторов второго переключателя тока соединены с эмиттсрами четвертого транзистора, коллектор которого соединен с базами пятого и шестого транзисторов и через второй резистор - с шиной питания, эмиттеры второго, третьего, пятого и шестого транзисторов соединены соответственно с коллекторами входного транзистора первого переключателя тока, входного и опорного транзисторов второго псрсключателя тока и первой выходной клеммой, а коллекторы - с шиной питания, базы первого и четвертого транзисторов подключены ко второму источнику опорного напряжения, а коллектор опорного транзистора первого переключателя тока - ко второй входной клемме, введены два дополнительных транзистора, базы которых подключены к третьей входной клемме, коллекторы - к коллекторам, а эмиттеры - к эмиттерам входных транзисторов первого и второго переключателей тока соответственно, кроме того, в него введен седьмой транзистор, коллектор которого соединен с шиной питания, эмиттер - со второй выходной клеммой, а база - с коллектором пятого транзистора и через резистор - с шиной питания.На чертеже представлена схема предлагаемого синхронного Д-триггера.В Д-триггере источники 1, 2 тока включены между первой шиной питания 3 и эмиттерами транзисторов 4 - 7, базы транзисторов 4 и 7 подключены к первой клемме 8 опорного напряжения, базы транзисторов 5 и 6 подключень 1 к первому входу 9, а коллектор транзистора 4, объединенный с первым эмиттером транзистора 10, подключен ко второму входу 11, второй эмиттер транзистора 10 соединен с коллектором транзистора 5 и эмиттером транзистора 12, резисторы 13 и 14 подключены следующим образом: резистор 13 включен между второй шиной питания 15 и объединенными коллектором транзистора 10 и базами транзисторов 12 и 16, а резистор 14 - между шиной 15, коллектором транзистора 17 и базами транзисторов 18 и 19, эмиттср транзистора 18 подключен к первому эмиттеру транзистора 17 и коллектору транзистора 7, эмиттер транзистора 19 подключен к прямому выходу 20, а эмиттер транзистора 16 соединен со вторым эмиттером транзистора 17 и коллектором транзистора 6, причем коллекторы транзисторов 12, 16 и 19 подключены к шине питания 15, а базы транзисторов 10 и 7 - ко второй клемме опорного напряжения 21, коллектор транзистора 22 соединен с коллектором транзистора 5, коллектор транзистора 23 - с коллектором транзистора 6, эмиттер транзистора 22 соединен с эмиттером транзи 5 10 15 20 25 30 35 40 45 50 55 60 65 стора 5 и эмиттер транзистора 23 - с эмиттером транзистора 6, базы транзисторов 22 и 23 подключены к третьему входу 24, эмиттер, коллектор и база транзистора 25 подключены соответственно к инверсному выходу 26, шине 15 и коллектору транзистора 18, причем между последпими включен резистор 27.Устройство работает следующим образом.Пусть в начальном состоянии на тактовый вход 9 и логические входы 11 и 24 подан потенциал логического нуля Р, меньший, чем величина напряжения источника 8 огорного напряженияЕ == (У+ Ц)/2,причем величина напряжения источника опорного напряжения 21 равнаЕоп, --- Еоп, + Угде Уо - падение напряжения на открытомэмиттерном переходе транзистора.Тогда транзисторы 5, 6, 22 и 23 закрыты, и ток первого источника тока протекает через открытый транзистор 4 и первый эмиттер транзистора 10 в первый резистор 13, создавая на нем падение напряженияЦ 0 в . Я где 1 - величина тока источников 1 и 2;Я, - сопротивление резисторов 13, 14и 27.Когда потенциал на тактовом входе 9 изменяется изУ=-Уо - С 1, в Ь= - Уто переключаются транзисторы 4 и 5 и ток источника 1 через транзистор 5 начинаст течь в транзистор 10, так как напряжение на его базс больше, чем на базе транзистора 12,В результате на резисторе 13 сохраняется потенциал Уо. Тогда ток второго источника 2 протекает через транзистор 6 и первый эмиттер транзистора 17 во второй резистор 14, создавая на нем падение напряжения 0. На выходе триггера 20 устанавливается потенциал логического нуля И. По окончании действия тактового импульса переключаются транзисторы 6 и 7. Ток источника 2 начинает течь через транзистор 7 в транзистор 17, в резистор 14, так как напряжение на его базе больше, чем напряжение на базе транзистора 18,На выходе 20 схемы при этом сохраняется потенциал логического нуля У. Из-за этого коллекторный ток транзистора 18 и напряжение на резисторе 27 близко к нулю 0, =0 и на выходе 26 устанавливается потенциал логической единицы Уж с 1 о.Пусть теперь на вход 11 подан потенциал логический единицы, При нулевом состоянии тактового входа 9, эмиттеры транзистора 10 закрыты, и ток источника 1 черезтранзистор 4 течет в выходной эмиттерный повторитель предыдущей схемы, который подключен ко входу 11.Таким образом, ток через резистор 13 и падение напряжения на нем равны нулю. Так как транзисторы 5, 6, 22 и 23 и первый эмиттер транзистора 17 закрыты, то сигнал с резистора 13 не влияет на коллекторный ток транзистора 17, а на прямом н инверсном выходах 20 и 26 поддерживаются предыдущие состояния логического нуля н единицы соответственно.Прн изменении логического сигнала на тактовом входе 9 из нуля в единицу ток источника 1 течет через транзистор 5 в транзистор 12, поскольку потенциал на его базе 0 с выше потенциала на базе транзистора 10 Уа.т,Аналогично потенциал на базе транзистора 16 больше потенциала на базе транзистора 17 и ток второго источника 2 течет через открытый транзистор 6 в транзистор 16. Следовательно, ток через резистор 14 и падение напряжения на нем близки к нулю, и на выходе 20 устанавливается потенциал логической единицы - У. - Уо.По окончании действия тактового импульса переключаются транзисторы 6 и 7, ток источника 2 начинает течь через транзистор 7, через транзистор 18 и через резистор 27, создавая на нем падение напряжения 0 - И. На инверсном выходе 26 при этом устанавливается .ютенциал логического нуля Р,При подаче на вход 24 напряжения логической единицы транзистора 4 и 7 оказываются всегда закрытыми и изменение сигналов на входах 11 и 9 не оказывает влияния на значения потенциалов на выходе триггера. Однако при этом не может течь ток через транзистор 18 и резистор 27, на инверсном выходе 26 устанавливается потснциал логической единицы,Формула изобретения 1. Синхронный Д-триггер, содержащийдва переключателя тока, базы входных5 транзисторов которых подключены к первой входной клемме, а базы опорных транзисторов - к первому источнику опорногонапряжения, коллекторы транзисторов первого переключателя тока соединены с эмит 10 тсрамн первого транзистора, коллектор которого соединен с базами второго н третьего транзисторов н через первый резистор -с шиной ннзання, коллекторы транзистороввторого псреключагеля тока соединены с15 эмнттерамн четвертого транзистора коллектор которого соединен с базами пятого ншестого транзисторов н через второй резистор - с шиной питания, эмнттеры второго,третьего, пятого и шестого транзисторов20 соединены соответственно с коллекторамнвходного транзистора первого переключателя тока, входного и опорного транзистороввторого переключателя тока н первой выходной клеммой, а коллекторы - с шинойпитания, базы первого н четвертого транзисторов подключены ко второму источникуопорного напряжения, а коллектор опорного транзистора первого переключателя тока - к второй входной клемме, отличаю щ н й с я тем, что, с целью расширенияфункцнональньх возможностей, в него ввсдсны два дополнительных транзистора, базы которых подключены к третьей входнойклемме, коллекторы - к коллекторам, аЗ 5 эмнттеры - к эмиттерам входных транзисторов первого и второго переключателейтока соотвстствснно.2. Д-трнггер по и, 1, отл н ч а ю щи й с ятем, что, с целью получения пнвертирован 40 ного выходного сигнала, в него введенседьмой транзистор, коллектор которогосоединен с шиной питания, эмиттер - свторой выходной клеммой, а база - с коллектором пятого транзистора н через рези 45 стор - с шинОЙ питания,