Устройство синхронизации по циклам

Соез Советских Соцмалмстмческмх РеспубликОП ИСАНИЕИЗОБРЕТЕН ИЯ й АВТОРСКОМУ СВИДИТВЛЬСТВУ и 641670 полнительное к авт. свид-ву) 1, 1 л.Н 04 Ь 7/О Государстееииый еометет СССР оо делам изооретеиий и открытийоритет Опубликовайо 05.01.79.бюллетень1Дата опубликования описания 08.0 1,79 53 ДК 621,39462(088.8) вторзобретеиия ензенский завод-ВТУЗ при заводе Випиал Пензенского. политехническогоитес титушка Заявитель СТРОЙС Изобретение относится к технике связии мсжет быть применено в аппаратуре передачи дискретной информации, использующейблочные корректирующие коды или маркерные разделительные знаки.Известно устройстве синхронизации поциклам, содержащее последовательно соединенные входной накопитель н дешифратор,последовательно соединенные первый элемент И и счетчик ошибок и последовательносоединенные генератор тактовьх импульсови распределитель, выход которого подклю- твчен к первому входу первого элемента И,а также второй элемент И, к одному нз входов которого подключен выход блока памяти, и счетчик совпадений .Однако известное устройство недостаточно защищено от помех канала связи,Целью изобретения является повышениепомехоустойчивости.Для этого в устройство синхронизациипо циклам, содержащее последовательно соединенные входной накопитель и дешифратор, Впоследовательно соединенные первый элемент И и счетчик ошибок и последовательносоединенные генератор тактовых импульсови распределитель, выход которого подключен:ИНРОНИЗ.АЦИИ ПО ЦИКПМ к первому входу первого элемента И, а также второй элемент И, к одному из входов которого подключен выход блока памяти, и счетчик совпадений, введены кодопреобразователь, блок сравнения и решающий блок. При этом кодопреобразователь включен между первым выходом дешнфратора и вторым входом первого элемента И, а второй выход дешифратора через последовательно соеднненныс второй элемент И и блок памяти подключен соответственно к входам счетчика совпадений и блока сравнения, к другому входу которого подключен выход распределителя. К управляющему входу распределителя и к управляющим входам кодопреобразователя, счетчика ошибок и счетчика совпадений подключены соответствующие выходы решающего блока, к входам которого подключены соответственно выходы счетчика ошибок, блока сравнения и счетчика совпадений,На чертеже приведена структурная электрическая схема предложенного устройства.Устройство синхронизации по циклам содержит последовательно соединенные входной накопительи дешифратор 2, последовательно соединенные первый элемент И 3и счетчик 4 ошибок, последовательно соединенные генератор 5 тактовых импульсов и распределитель 6, выход которого подключен к первому входу первого элемента И 3, а также второй элемент И 7, к одному из входов которого подключен выход блока памяти 8, и счетчик 9 совпадений. Устройство содержит также кодопреобразователь 10, блоксравнения 11 и решающий блок 12, прн этом кодопреобразователь 10 включен между пер.вым выходом дешифратора 2 и вторым входом первого элемента И 3, а второй выходдешифратора 2 через последовательно соединенные второй элемент И 7 и блок памяти8 подключен соответственно к входам счетчика 9 и блока сравнения 11, К другому входу блока сравнения 11 подключен выход распределителя 6, к управляющему входу которого и к управляющим входам кодопреобразователяО и счетчиков 4, 9 подключены со.ответствующие выходы решающего блока 12.К входам блока 12 подключены выходы счетчика 4, блока сравнения 11 и счетчика 9.Устройство работает следующим обра-зом.Принимаемая двоичная последовательность, закодированная блочными корректирующими кодами, или с маркерными сигналами, представляющими собой некоторуюфиксированную комбинацию, поступает в накопитель 1 с дешифратором 2,При совпадении поступающей информации с законом построения кода или маркера на втором выходе дешифратора 2 появляются единичные сигналы. Эти сигиалы далее следуют через элемент И 7 на блок памяти 8, где запоминаются все фазовые сдвиги последовательности на объеме одного цик ла анализа.С первого выхода дешифратора 2 на кодопреобразов ательО поступают кодовыесигналы, соответствующие уравнениям проверок корректирующего кода или числу ошибочных знаков в маркерпой посылке.Кодопреобразователь 10 обеспечиваетформирование единичного сигнала на элемент И 3 прн условии, что кратность ошибокна анализируемой.позиции распределителя 6,управляемого генератором 5, превосходитустановленное значение, которое задаетсярешающим блоком 12. В результате счетчик 4 производит подсчет циклов анализа,на которых кратность ошибок превосходиткратность корректируемых ошибок в кодеили в маркерах, что повышает помехоустойчивость синхронизации в режиме захвата. Накопленные в блоке памяти 8 результаты анализа различных фазовых сдвигов на последовательных циклах анализа постепенно исключаются из памяти, так как через элемент И проходят только единичные снг. налы, удовлетворяющие коду или маркерам с периодичностью, равной длительности цик. ла.г 5 ветствует ситуации потери синхронизма, и З 5 высить помехоустойчивость синхронизации Формула изобретения Устройство.синхронизации по циклам, со держащее последовательно соединенныевходной накопитель и дешифратор, последовательно соединенные первый элемент И 5 0 5 20 Счетчик 9 подсчитывает число циклов анализа, в течение которых в блоке памяти 8 циркулирует один единичный сигнал, соответствующий с наибольшей вероятностью синхронному положению. В блоке сравнения 11 фаза этого сигнала сравнивается с фазой распределителя 6 и в зависимости от результатов сравнения и срабатывания одного из счетчиков 4 или 9 решающий блок 12 вырабатывает управляющие сигналы на распределитель 6, кодопреобразователь 10 и счетчики 4, 9.Совпадение фаз на блоке сравнения 1 при срабатывании счетчика 9 и при отсутствии срабатывания счетчика 4 свидетельствует о нали,ли синхронизма в работе устройства.Срабатывание обоих счетчиков 4, 9 при наличии совпадения фаз характерно для ситуации ложного обнаружения потери синхронизма, и решающий блок 12 увеличивает коэффициент пересчета счетчика 4 или снижает значение подмножества ошибок,в кодопреобразователе 10.При несовпадении фаз в блоке сравнения 11 срабатывание счетчиков 4. и 9 соотрешающий блок 2 производит фазирование распределителя 6 выделенными синхросигиаламн,Прп несовпадении фаз в блоке сравнения 11 срабатывание счетчика 4 и отсутствие срабатывания счетчика 9 соответствуют случаю потери синхронизма и невыделению синхросигнала, и решающий блок 12 умейьшает коэффициент пересчета счетчика 9,Предложенное устройство позволяет поза счет более надежного обнаружения нотери синхроннзма в режиме захвата, а также выделения синхронного положения в режиме поиска при передаче информации по каналам связи с помехами. и счетчик ошибок, последовательно соединенные генератор тактовых импульсов и распределитель, выход которого подключен к первому входу первого эле. мента И, а также второй элемент И, к одно. му.из входов которого подключен выход блока памяти, и счетчик совпадений, отличаеи 1 ееся тем, что, с целью повышения помехоустойчивости, введены кодопреобразователь,блок сравнения и решающий блок, при этом кодопреобразователь включен между пер. вым выходом дешифратора и вторым входом первого элемента И, а второй выход дешифратора через последовательно соединенные641670 Составитель Е. Петрова Редактор И. Карнас Техред О. Луговая Корректор Е. Дннннска Заказ гЬ 44 й 7 Тираж Тг Ф Подннсное ИЙИИПИ Государственного комитета СССР но делам нзобретеинй и открытий ИЗОЗЬ, Москва, Ж.ЗЬ, Рвушскан наб, д. 4/Э Фнлнвл ППП аПвтеитэ, г. Ужгород, ул. Проектнзн. 4второй мемент И и блок памяти подключен соответственно к входам счетчика совпадений и блока сравнения, к другому входу которого подключен выход распределителя, к управляющему входу. которого и к управляю щнм входам кодопреобразователя, счетчика ошибок и счетчика совпадений подключены соответствующие выходы решающего блока, к входам которого подключены соответственно выхода счетчика ошибок, блока сравнения н счетчика совпалений. Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство СССР М 498752, кл. Н 04 1. 7/08, 1973.