Устройство для умножения двух празрядных чисел

О П И С А Н ИЕ-" ИЗОБРЕТЕНИЯ Союз Советски к Соцнавнстнческнк Республик(1) 623204 К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ т. свиа) М. Кл. С Об Р 7/ 71973/18 Государственный комитетСовета Министров СССРио делам изобретенийн открытий 5 Э) УЛК б 81,325(45) Дата опубликования описания 2007,7 72) Авторы изобрете) Заявител ировский политехнически СТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ Й -РАЗРЯДНЫХ ЧИСЕЛ устройствалнении умноре множите(61) Дополнительное к (22) Заявлено 29.03,77 (2 с присоединением заяв (23) Приоритет(43) Опубликовано 0509 Изобретение относится к областивычислительной техники и предназначено для умножения двоичных чисел,Известно устройство для умножениядвух Н -разрядных чисел, содержащие 5матрицу элементов, регистры множимого и множителя и сумматоры 11,Недостатком известного устройстваявляется его сложность.Наиболее близким по технической Юсущности к изобретению является устройство 2, содержащее матрицу иээлементов И, первый(2 н - О разрядныйблок элементов ИлИ, н - разрядный регистр множимого,(2 фй -3.) -разрядныйсумматор, ц -разрядный регистр множителя, первый и второй й -разрядные блоки элементов И. Выходы регистра множимого соединены с первой .группой входов матрицы из элементовИ, выходы (2-;2 и -2)-го разрядов которой соединенй с"соответствующимивходами элементов ИЛИ первого блока,выходы которого соединены с соответствующими входами сумматора. Входы1-го и (2 ц -1)-го разрядов которогосоединены с выходами соответствующихразрядов матрицы из элементов ИЕдиничные и нулевые выходы регистрамножителя соединены с первой группой,входов соответственно первого и второго блоков. Выходы элементов И первого блока соединены со второй группой входов матрицы из элементов И.Недостатком известногоявляется то, что прй выпожения инФормация в регистля разрушается.Целью изобретения является расширение области применения устройства за счет выполнения умножения без раз рушения инФормации в регистре множителя.С этой целью в предложенное устройство введены второй и -разрядный блок элементов ИЛИ и И -разрядный блок элементов задержки. Выходы элементов И первого блока соединены со входами элементов задержки блока,выходы которого .соединены с первой . группой входов элементов ИЛИ второго блока. Выходы (1 + й)-ых разрядов которого соединены со второй группой входов элементов И соответствующих разрядов первого и второго блоков. Выходы элементов И второго блока сое динены со второй группой выходов эле ментов ИЛИ второго блока. Управляющая шина устройства соединена с лер. 623204 ства в реальном масштабе времени.Кроме того, сохранение множителя в про-цессе умножения позволяет осуществить реализацию операции умножения назафиксированный множитель, котораяявляется одной иэ основных операцийв процессе обработки массивов, например, экономической инФормации, либовыполнения стандартных программ .вычисления элементарных Функций, поскольку введение в состав системы команд ЦВИ операции умножения на мно.житель, зафиксированный в регистремножителя, ведет к сокращению в два )5раза обращений к оперативной памятипри выполнении укаэанных вычислительных процессов. Устройство содержит матрицуиз эле-ментов И 1, первый блок элементовИЛИ 2, регистр множимого 3, регистрмножителя 4, сумматор 5, второй блок6 элементов ИЛИ, первый и второй блоки 7,8 элементов И, блок 9 элементовзадержки и управляющую шину 10,Устройство работает следующим образом.После записи операндов в регистрыиа шину 10 входа управляющего импульса умножения подается импульс. Еслитриггер старшего разряда регистрамножителя находится в состоянии20ффедииица, то импульс появляетсяиа выходе первого элемента И блока 7и суммирует соответственно сдвинутыйкод множимого на сумматоре 5, Импульсс выхода первого элемента И блок 7,задержанный на один такт на первомэлементе задержки блока 9 черезпервый элемент ИЛИ блока б поступает в следующий разряд множителя. Поскольку триггер старшего разряда множителя находится в сос"тоянии единица, второй элемент блока6 ив пропускает уйравляющий импульсумножения на первый элемент ИЛИ блока б. Если триггер старшего разряданаходится в нулевом состоянии, то управляющий импульс умножения черезпервый элемент И блока 8, элемент ИЛИблока 6 поступает в следующий разряд,Поскольку триггер старшего разряда 40регистра 4 находится в нулевом состояции, первый элемент И блока 7 не пропускает управляющий импульс умножения. В остальных разрядах устройствоработает аналогично 45Появление импульса на шине выходаокончания умножения 11 означает, чтопроцесс умножения закончен, Таким образом, в сумматоре 5 сумчируютсятолько те сдвинутые коды множимого, 50которым соответствует фединицаф вразрядах множителя. Число тактов,. необходизаюх для умножения, равно числуединиц в коде множителя.Введение в состав предлагаемогоустройства элементов задержки на один55такт и элементов ИЛИ позволяет осуществлять умножения беэ разрушениямножителя. Сохранение множителя в.процессе умножения позволяет осуществлять оперативный аппаратный контроль 0по модулю операции умножения, поскольку при сбое имеется воэможностьповторить умножение без обращения коперативной памяти. Это обстоятельство особенно важно при работе устрой Формула изобретения 3вой группой входо элементов 1-го разряда первого и второго блоков. Выход элемента ИЛИ и -го разряда второго блока является выходом устройства,Структурная схема умножения двух четырехразрядных чисел (т.е.п 4) изображена на чертеже. Устройство для умножения двух в-разрядных чисел, содержащее матри цу из элементов И, первый(2 к - 1) -разрядный блок элементов ИЛИ,Ю -разряд ный регистр множнмого, (2 И)-разрядный сумматор, И -разрядный регистр ,множителя, первый и второй и -разрядные блоки элементов И, причем вы ходы регистра множнмого соединены с первой группой входов матрицы из элементов И, выходы (2-:2 я -2) -го разря дов которой соединены с соответствующими входами элементов ИЛИ первого блока, выходы которого соединены с соответствующими входами сумматора, входы 1-го и (2 и) -го разрядов которого соединены с выходами соответствующих разрядов матрицы нз элементов И, единичный и нулевой выходы регистра множителя соединены с первой группой входов соответственно первого и второго элементов И первого и второго блоков, выходы элементов И первого блока соединенысо второй группой входов матрицы из элементов И, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет выполнения умножения без разрушения информации в регистре множителя, в устройство введены второй И-разрядный блок элементов ИЛИ и Ь-разрядный блок элементов задержки; причем выходы элементов И первого: блока соединены со входами элементов задержки блока, выходы которого соединены с первой группой входов элементов ИЛИ второго блока, выходы (1+И -1) -ых разрядов которого соединены со второй группой входов элементов И соответствующих разрядов первого и второго блоков; выходы элементов И второго блока соединены со второй группой входов элементов ИЛИ второго блока; управляющая шина устройства соединена со второй группой входовэлементов И 1-го разряда первого и второго блока; выход эленистров ССС Тираж 826 Подписноесударственного комитета Совета Иипо делам изобретений и открытийМосква, Ж, Раушская наб., д. каз .4911/46ЦНИИПИ 130 Филиал ППП фПатент, г. Ужгород, ул. Проектная,5мента ИЛИ П -го разряда второго блока является выходом устройства.Источники информации, принятые во внимание при экспертизе: 6 1. Карцев М.А. Арифметика цифровых машин1969, с. 451,2. Авторское свидетельство СССР М 482740,:М.клф. С 06 У 7752,1975.