Устройство для исправления ошибок в кодовой комбинации

(51) М 06 Р 11/О 04 1/10 явки М исоедииени Приоритет осударстееиный иомит Сонета Ииииотроо ССС оо делам иэооретенийи открытий) Заявител ИСПРАВЛЕНИЯ ОШИБОК М БИ НАЦИИ 54) УСТРОИСТВО ДЛ В КОДОВОЙДпя этого в предпагаемом устройствет содержащем однопороговую ц двухиороговук схемы, соединенные с входом устройства, сумматор по модулю два, один вход которого соединен с выходом блока формироваццч попиномов ошибок другой вход через после доватепьно соединенные буферный и основной бпоки памяти соединен е выходом одно- пороговой схемы, а выход подключен к первому входу эпемента И, блок обнаружения ошибок, первый выход которого соединен с выходом устройства, второй выход - со вторым входом элемента И, выход эпемецта И соединен со вторым выходом устройстваа выход двухиороговой схемы соединен с первым входом блока формирования попиномов ошибок, второй вход которого соединен со вторым выходом бпока обнаружения ошибок, выход сумматора по модупю два соединен с входом блока обнаружения ошибок, выход сумматора цо модупю два через допопцитепьцый эпемецт ИЛИ подИзобретение относится к радиотехнике иможет цспоцьзоваться в аппаратуре передачи дискретной информации.Из основного авт, св, % 526898 известно устройство дпя исправления ошибокв кодовой комбинации, содержащее однопороговую и двухпороговую схемы, соединенныес входом устройства, сумматор по модулю два,один вход, которого соединен с выходом бпоквформирования попиномов ошибок, другойвход через поспедоватепьно соединенныебуферный и основной блоки памяти - свыходом однопороговой схемы, а выходподкпючен к первому входу элемента И,блок обнаружения ошибок, первый выходкоторого соединен с выходом устройства,второй - со вторым выходом эпемента И,выход элемента И соединен со вторымвыходом устройства, а выход двухпороговойсхемы соединен с первым входом бпокаформирования попицомов ошибок, второйвход которого соединен со вторым выходомблока обнаружения ошибок, выход сумматорапо модулю два соединен со входом блокаобнаружения ошибок,изобретения - увепичение быстроустройства,51 2 7 кпюМен к блоку обнаружения ошибок, при этом другой вход дополнитепьного эпемен - та ИЛИ соединен с выходом буферного бпока памяти выход сумматора по модулю двв соединен с дополнительным входом основного блока памяти, а дополнительный вход сумматора по модулю два соединен с соответствующим выходом блока формирования попиномов ошибки.На чертеже представлена структурная электрическая схема устройства дпя исправ пения ошибок в кодовой комбинации.Устройство содержит однопороговую 1 и двухпороговую 2 схемы, соединенные с входом устройствасумматор 3 по модулю 15 два, один вход которого соединен с выходом блока 4 формирования попиномов ошибок, другой вход через последовательно соединенные буферный 5 и основной 6 бпокМ памяти соединен с выходом однопороговой 20 схемы, в выход подкпючен к первому входу элемента И 7"бпок 8 обнаружения ошибок, первый выход которого соединен с вы ходом 9 устройства, второй выход - со вторым входом элемента И 7 выход эпемента И И соединен со вторым выходом 10 устройства, а выход двухпороговой схемы 2 соединен с первым входом блока 4 формирования попиномов ошибок, второй вход которого. соединен со вторым выходом блока 8 обна- ф ружения ошибоквыход сумматора 3 по м- дулю двв через дополнитепьный элемент ИЛИ 11 подкпючен к блоку 8 обнаружения ошибок;при этом другой вход допопнитепьного элемента ИЛИ 11 соединен с выходом буферного бпока 5 памяти;выход сумматора 3 по модулю два соединен с дополнительным входом основного блока 6 памяти, а дополнИтельный вход сумматора 3 по модулю два соединен с соответствующим выходом блока 4 формирования попиномов ошибок; выход 12 является третьим выходом устройства. Устройство работает следующим образом, 45Принятая комбинация одновременно поступает на входы одно- и двухпороговой схем 1 и 2. С выхода однопороговой схемы 1 кодовая комбинация, состоящая из последовательностей "Оф и "1", через 50 буферный блок 5 записывается в основной бпок 6. Одновременно с записью в основной блок комбинация через элемент ИЛИ 11 поступает в блок 8, В это время двухпороговая схема 2 осуществляет анализ каждого элемента кодовой комбинации, и в случае невозможности отождествления принятого элемента ни с "О, ни с "1" формирует на своем выходе сигнап стирания "О, поступаюгций в бпок 4. 4спи в результате ндлиза принимдбмойкомбинации блок 8 не обнаружит ошибк,то последний выдает блоку 4 сигнал нетошибок" и открывает эпемент И 7, По этому сигналу блок 4 переходит в исходноесостояние, комбинация из основного блока 6 в последовательном коде через сумматор 3 и открытый элемент И 7 поступает на второй выход 10, а в парапВепьном коде - на третий выход 12 устройства. Устройство проходит в режим ожидания приема очередного сообщения.В случае обнаружения блоком 8 ошибкиустройство переходит в режим исправпенияошибок,Комбинация через сумматор 3 выдается в блок 8 и повторно записывается в основной блок 6. На сумматоре 3 накладывается первый попином однократной ошибки,формируемый блоком 4. Если при первомцикле проверки бггок 8 обнаруживает ошибку, то комбинация из основного блока 6выдается на проверку второй раз, При этомблок 4 формирует очередной попином однократной ошибки и т. д, до первого необнаружения ошибки в каком-либо из вариантовисправленной комбинации. При этом исправленная комбинация в очередном цикле работы выдается на второй 10 и третий 12 выходыустройства,Если ошибка будет обнаружена при всехцикпах проверки, то блок 8 фиксирует напичие в принятой комбинации неисправпяемойошибки и переводит устройство в режимприема очередного сообщения, Так как приобнаружении ошибки в очередном цикле проверки в основной блок 6 перезаписываетсяне исходная комбинация, а комбинация с наложенным попиномом ошибки, при спедуюшем цикле проверки на комбинацию допженбыть наложен попином, явпяюшийся суммойпо модулю два полинома ошибки предыдущего и поспедуюшего циклов проверки, Приэтом на сумматоре 3 будет происходитьвосстановление исходной комбинации и наложение на нее поспедующего попинома ошибки.Выявленные двухпороговой схемой 2 ненадежные элементы"О" стирания) поступаютв блок 4,где осушествпяется их запоминание.Увеличение быстродействия обусловливается тем, что из буферного бпока 5 комбинация в бпок 8 вводится не осредственно, вне через основной блок 6. Кроме того, принспрдвпении ошибки комбипдция из основногоблока 6 непосредственно поступает попучателю, в то время как в известном устройстве требуется допопптельньгй цикл обработки в виде операции прох жвания комбинациичерез суммд тор 3 и повторного на пожения на нее"г= 15 Составитель Б. Беляковичедактор Т. Иванова ТехредА. Алатырев . Корректор С, Шекмар ж 826 Подписноео комитета Совета Министров СССРбретений и открытий-35, Раушская наб., д. 4/5 аз 1416/39 Тира ЦНИИПИ осударственног по делам из 1 13035, Москва, Жфилиал ППП Патент", г. Ужгород, уп. Проектная,полинома ошибки. Кроме того, съем информации из основного блока 6 осушествляет ся не только в последовательном коде через элемент И 7, но и в параллельном коде непосредственно. 5Быстродействие устроиства определяется по максимальному времени обработки. Пусть 1, - время одного цикла проверки, а Б-наибольшее возможное число проверок, равное емкости блока 4.1 ОТогда максимальное время обработки в известном устройствеЬ =в+2)С формула изобретения У"тройство дпя исправления ошибок в кодовой комбинации по авт. св. М 526898, отличаюшееся тем,что,с цепью увеличения быстродействия, выход сумматора по модулю два через дополнительный элемент ИЛИ подключен к блоку обнаружения ошибок, при этом другой вход дополнительного элемента ИЛИ соединен с выходом буферного блока памяти, выход сумматора по модулю два соединен с дополнительным входом основного блока памяти, а дополнительный вход сумматора по модулю два соединен с соответствующим выходом блока формирования полиномов ошибки.