Устройство для интегрирования

а Ц ИЗОБРЕТЕНИЯ п 11 554544 Союз Советских Социалистических Республе(23) ПриоритетОпубликовано 15,04,77. Бюллетень14Дата опубликования описания 25,04.77 51) М,6.1 Государственный комитет Совета Министров СССР по делам изобретений(71) Заявит Ордена Ленина институт кибернетики АН Украинской СС(54) УСТРОЙСТ Я ИНТЕГРИРОВАН Изобретение относится к цифровои вычислительной технике и может быть использовано при построении специализированных вычислительных машин и устройств для интегрирования алгебраических полиномов любой степени и других функций, которые могут быть аппрокси миров аны алгебраическим полиномом.Известны устройства для аналогового интегрирования непрерывных сигналов, содержащие ряд последовательно соединенных интеграторов, количество которых определяется заданной кратностью интегрирования. Однако в известных устройствах аналогового и цифрового интегрирования для получения значения и-кратного интеграла в любой заданной точке необходимо производить подсчет значений интеграла во всех предшествующих точках, причем точность получения значений и-кратного цифрового интегрирования зависит в большой степени от шага интегрирования, что при необходимости получения высокой точности требует выполнения большого объема вычислительной работы по подсчету значений интеграла в промежуточных точках, Наиболее близким к изобретению по технической сущности является устройство для интегрирования, содержащее регистр, блок умножения, первый вход которого соединен с выходом первого блока памяти, второй блок памяти, блок де 2ления и блок задания кратности интегрирования. Это известное устройство характеризуется сложностью и низким быстродействием изза большего объема вычислительной работы.В описываемое устройство, с целью упрощения и увеличения быстродействия, введены блок формирования факториалов, первый и второй коммутаторы, причем выход блока задания кратности интегрирования соединен с первыми входами коммутаторов и первым входом блока формирования факториалов, второй вход которого подключен к выходу регистра, а выход соединен с первым входом блока деления и вторым входом блока умножения, выход которого соединен со вторым входом первого коммутатора, выход которого соединен со вторым входом второго коммутатора, третий вход которого соединен с выходом второго блока памяти, а выход второго коммутатора сосдинен со вторым входом блока деления.На чертеже приведена блок-схема описываемого устройства.Оно содержит регистр 1, блок 2 формирования факториалов, блоки 3, 4 памяти, блок 5 задания кратности интегрирования, блок 6 умножения, коммутаторы 7, 8 и блок 9 деления, Регистр 1 предназначен для ввода и запоминания значений степени полинома. Блок 2 в частном случае может быть реализован, на пример, с помощью сумматора, в котором суммируется значение степени полинома и заданное значение кратности интегрирования, дешифратора, который расшифровывает код полученной суммы и выдает разрешающие потенциалы на выходы блока от первого номера до номера, соответствующего коду суммы в сумматоре, и запоминающего устройства, в котором предварительно записаны факториалы ряда целых чисел, которые считываются под воздействием разрешающих потенциалов с дешифратора,Таким образом, блок 2 осуществляет формирование факториалов целых чисел от нуля до величины, равной значению степени полинома, поступающей из регистра 1, плюс значение кратности интегрирования, поступающее из блока 5. Блок 3 предназначен для ввода и хранения 1+1 коэффициентов исходного полинома. Блок 6 представляет 1+1 множительных устройств, осуществляющих умножение коэффициентов полинома, поступающих из блока 3, на факториалы соответствующих им порядковых номеров, поступающих с блока 2. С помощью блока 5 осуществляются ввод и запоминание заданной кратности интегрирования, а также ее дешифрация. Коммутатор 7 осуществляет в соответствии со значением кратности интегрирования, поступающим с блока 5 задания кратности интегрирования, коммутацию выходов блока 6 на и шин правее, Блок 4 предназначен для ввода и хранения начальных условий (постоянных интегрирования), Коммутатор 8 осуществляет коммутацию начальных условий С - С с блока 4 на блок 9 с нулевого номера до номера, на единицу меньшего заданной кратности интегрирования, и с выходов коммутатора 7 - на входы блока 9 с номера, равного значению кратности интегрирования, до номера, равного сумме значений кратности интегрирования и степени интегрирующего полинома. Блок 9 служит для деления результатов с выхода коммутатора 8 на факториалы порядковых номеров делительных устройств, поступающих с блока 2.Величины, полученные на выходах блока 9, являются численными значениями коэффици 5545444ентов полинома, представляющих собой результат л-кратного аналитического интегрирования. Для выполнения и-кратного интегрирования алгебраического полинома задают исходные данные полинома (степень и коэффициенты) в регистр 1 и в блок 3, кратность интегрирования и постоянные интегрирования - в блоки 5 и 4. После запуска устройства и прохождения переходного процесса на выходах блока устанавливаются численные значения коэффициентов полипом а, представляющего собой результат а-кратного аналитического интегрирования.Технико-экономический эффект от введенияблока формирования факториалов, первого и второго коммутатора и новых связей между блоками устройства заключается в обеспечении возможности непосредственного п-кратного аналитического интегрирования алгебраических полиномов, что позволяет упростить устройство в целом и значительно повысить его быстродействие.Формула изобретенияУстройство для интегрирования, содержащее регистр, блок умножения, первых вход которого соединен с выходом первого блока памяти, второй блок памяти, блок деления и блок задания кратности интегрирования, от- ЗО л и ч а ю щ е е с я тем, что, с целью упрощенияи увеличения быстродействия устройства, в него введены блок формирования факториалов, первый и второй коммутаторы, причем выход блока задания кратности интегрирования соединен с первыми входами коммутаторов и первым входом блока формирования факториалов, второй вход которого подключен к выходу регистра, а выход соединен с первым входом блока деления и вторым входом блока 40 умножения, выход которого соединен со вторым входом первого коммутатора, выход которого соединен со вторым входом второго коммутатора, третий вход которого соединен с выходом второго блока памяти, а выход вто рого коммутатора соединен со вторым входомблока деления.554544 Составитель В. СоловьевТехред А, Камышникова орректор Л. Орлова едактор Л. Тюрина Типография, пр. Сапунова,Заказ 784/15 Изд.349 ЦНИИПИ Государственного ком по делам изобрет 113035, Москва, Ж, Тираж 815 Подписноеитета Совета Министров СССРний и открытийРаушская наб., д, 4/5