Система связи с фазоразностной модуляцией первого порядка

11 ц 54394 О 1 ИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советскнх Социалистических Республикс присоединением заявки М Государствеииык комитет Совета Министров СССР по делам изобретений,376,4 (088,8) юллетень2 публиковано 15.01,7 ткрыт Дата опубликовани исания 28.02,7(72) Авторы изобретени Н, Щелкунов, Е, С, Барбанель и В. Н, Гончаро Ленинградский электротехнический институт связи им. проф. М. А. Бонч-Бруевича К Заявител 4) СИСТЕМА СВЯЗИ С ФАЗОРАЗНОСТНОЙ МОДПЕРВОГО ПОРЯДКА ЕЙ 2(. целью повышения помехоус аддитпвным шумам в предлагае;,связи введены дополнительные элемент памяти на половину длит 5 сылки, причем один выход блока ции и управления соединен с пер дополнительного сумматора непа а другой с вторым входом доп сумматора через дополнительный 10 мяти на половину длительности п гой вход которого соединен с вых тора и с третьим входом доп сумматора, выход последнего сое дом порогового элемента. 15 На чертеже представлена электрическая схема системы св разностной модуляцией первого Система связи с ФРМ первого держит передающую часть с Ф 20 порядка и канал связи (на черт заны), на выходе которого включ ФРМ второго порядка, содержащ ратурных автокоррелятора, состо щего элемента памяти 1 на полов 25 ности посылки, фазовращателя множителей 3, 4 и двух пнтегра сбросом, выходы которых непос через другие элементы памяти 7 вину длительности посылки п 30 соответствующим перемножителятоичивости к ую системусумматор и ельности по- спнхронизавым входом средственно, олнительного элемент паосылки, друодом суммаолнительного динен с вхоИзобретение относится к технике связи и может использоваться при приеме сигналов дискретной информации при нестабильной несущей частоте.По основному авт. св.451166 известна система связи с фазоразностной модуляцией (ФРМ) первого порядка, содержащая передающую часть с ФРМ первого порядка и канал связи, на выходе которого включен приемник ФРМ второго порядка, содержащий два квадратурных автокоррелятора, состоящих из общего элемента памяти на половину длительности посылки, фазовращателя, двух перемножителей и двух интеграторов со сбросом, выходы которых непосредственно и через другие элементы памяти на половину длительности посылки подключены к соответствующим перемножителям, выходы последних через сумматор подключены к пороговому элементу, другой вход которого связан с устройством синхронизации, соединенным также с элементами памяти па половину длительности посылки и с входами сброса интеграторов 1,Однако известная система связи обладает недостаточно высокой помехоустойчивостью к аддитивным шумам из-за ухудшения энергетических соотношений в связи с необходимостью обработки лишь половины информационных посылок. структурная язп с фазопорядка.порядка со- РМ первого еже не покаен приемник пй два квадящих из обину длитель, двух пере- торов 5, 6 со редствснно и , 8 на полоодключены к м 9,10,вы 54319435 40 45 ходы последних подключены к входам сумматора 11, а его выход соединен с одним из входов дополнительного элемента памяти 12 на половину длительности посылки и через дополнительный сумматор 13 с входом порогового элемента 14. Входы дополнительного сумматора 13 через дополнительный элемент памяти 12 и непосредственно соединены с соответствующими выходами устройства 15 синхронизации и управления, соединенного также с элементами памяти 7, 8 и с входами сброса интеграторов 5, 6. Предложенная система связи работает следующим образом,С выхода канала связи сигнал в виде импульсов с высокочастотным заполнением и различными начальными фазами поступает на одни из входов перемножителей 3 и 4 непосредственно, а на другие входы - через общий элемент памяти 1 (для перемножптеля 3) и через тот же элемент памяти и фазовращатель 2 (для перемножителя 4). Сигналы, полученные на выходах перемножителей 3 и 4, интегрируются в пределах О, где т -2 длительность посылки, в соответствующих интеграторах 5 и 6, работающих в режиме со сбросом. Таким образом, интегрирование производится последовательно для каждой из половин приходящих посылок (за исключением первой посылки в передаче, когда работа еще не установилась).По окончании интегрирования интеграторы 5, 6 по сигналу с устройства 15 синхронизации устанавливаются в исходное состояние (сбрасываются) .Часть системы, состоящая из элемента памяти 1, фазовращателя 2, перемножителей 3, 4 и интеграторов 5, 6, образует два квадратурных автокоррелятора, использующих общий элемент памяти 1 и отличающихся только сдвигом фаз нас/2 между перемножаемыми колебаниями, Эти автокорреляторы формируют напряжения, пропорциональные косинусу и синусу разности текущей фазы двух половинок каждой посылки на одних этапах (четные этапы) и второй половинки и-й и первой половинки и+ 1 посылки на других этапах (нечетные этапы). При работе схемы эти этапы чередуются, причем за время, рав 5 10 15 20 25 30 ное 2 п, имеются два четных и один нечетный этапы,Далее отсчеты постоянных напряжений поступают на перемножители 9, 10 непосредственно и через элементы памяти 7,8 при помощи которых осуществляется совмещение на входах перемножителей 9 и 10 результатов обработки четных и нечетных этапов. Напряжения с выходов перемножителей 9 и 10 поступают на входы сумматора 11, на выходе которого за время, равное длительности посылки, с интервалом т/2 появляются напряжения, пропорциональ. ные сумме результатов обработки соответственно на первом четном и последующем нечетном этапах и этом же нечетном и следующем четном этапах.Полученные таким образом напряжения поступают на один из входов дополнительного сумматора 13 непосредственно, а на другой - через дополнительный элемент памяти 12. По окончании суммирования по сигналам с устройства 15 синхронизации и управления сорасывается дополнительный сумматор 13 и дополнительный элемент памяти 12. Снимаемое с выхода дополнительного сумматора 13 напряжение сравнивается с заданным порогом в пороговом элементе 14, где определяется знак напряжения, соответствующий переданному двоичному символу,Формула изобретенияСистема связи с фазоразностной модуляцией первого порядка по авт. св.451166, отличающаяся тем, что, с целью повышения помехоустойчивости к аддитивным шумам, введены дополнительные сумматор и элемент памяти на половину длительности посылки, причем один выход блока синхронизации и управления соединен с первым входом дополнительного сумматора непосредственно, а другой - с вторым входом дополнительного сумматора через дополнительный элемент памяти на половину длительности посылки, другой вход которого соединен с выходом сумматора и с третьим входом дополнительного сумматора, выход последнего соединен с входом порогового элемента. Источник информации, принятый во внимание при экспертизе:1. Лвторское свидетельство451166, М. Кл. Н 030 3/02, 1972 (прототип),543194 Составитель Э. Гил инскаяТехред Л, Гладкова Редактор Т. Янова Корректор И, Позняковская Типография, пр. Сапунова, 2 Заказ 128,4 Изд Ув 138 Тираж 869 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5