Устройство для определения среднеквадратичного значения

Союз Советских Соцналнстнческнх Республнн(22) Заявлено 29.10,74 (21) 2071480с присоединением заявкиГосударственный комитет (23) ПриоритетСовета Мнннстров СССРпо делам изобретенийб етеннй Опубликовано 15.01.77. Бюллетень 81,325 (088.8)(53) Ъ открытн Дата опубликования описания 07.02.77(72) Авторы изобретения Кондрашин, В. Г. Рыгалин, А, С. Якшин и чински Заявител 54) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ СРЕДНЕКВАДРАТИЧНОГО ЗНАЧЕНИЯ 2 Йзобретение относится к вычислительной технике и может быть использовано, в частности, для измерения погрешностей величин в зависимости от различных факторов.Известны устройства для определения среднеквадратичного значения. Одно из известных устройств для получения среднеквадратичного значения содержит квадраторы и корнеизвлекатели. При этом общая погрешность складывается из ошибок дискретности каждого из упомянутых блоков, и результирующая точность невелика. Кроме того, блоки, входящие в состав устройства, отличаются невысокой надежностью 11. Другое известное устройство содержит а нуль-органов, выход каждого из которых через соответствующий дешифратор подключен к входу элемента ИЛИ, блок управления, первый выход которого соединен с управляющими входами дешифраторов, линейный и квадратичный интеграторы, входы которых подключены к выходу цифрового генератора развертки, причем управляющие входы интеграторов соединены со вторым выходом блока управления, первый выход линейного интегратора соединен с входами а нуль- органов, а вторые выходы линейного и квадратичного интегратора подключены к соответствующим входам блока памяти, выход элемента ИЛИ подключен к одному из входов блока управления, другой вход блока управления соединен с выходом а-го дешифратора ис первым управляющим входом блока памяти21. Это известное устройство характеризуется невысокой точностью и надежностью, обусловленными применением аналоговых блоков.Целью изобретения является повышениеточности и надежности работы. В описываемом устройстве это достигается тем, что в негодополнительно введены (а+1)-й нуль-орган и10 подключенный к его выходу (а+1)-й дешифратор, управляющий вход которого соединенс первым выходом блока управления, выход(а+1) -го дешпфратора подключен к входуэлемента ИЛИ и к второму управляющему15 входу блока памяти, первый вход (а+1)-гонуль-органа подключен к первому выходуквадратичного интегратора, а второй вход -к выходу блока памяти,На чертеже приведена блок-схема описывае 20 мого устройства.Оно содержит нуль-органы 1 и 2, блок управления 3, блок памяти 4, элемент ИЛИ 5,дешпфраторы б и 7, дополнительный нуль-орган 8, дополнительный дешифратор 9, линей 25 ный интегратор 10, цифровой генератор 11 иквадратичный интегратор 12,На входы 1, , У подаются коды чисела , а Для упрощения рассмотрим работуустройства при вводе в него двух усредняемых30 значений, например коды чисел а 1 и аз. В этомслучае исключаются промежуточные (и - 2)нуль-органы н дешифраторы, и на вход У подается код числа а,В исходном состоянии с выхода блока управлен я 3 поступают единичные сигналы на 5вход дешифратора 6, разрешающие прохождение единичного сигнала с выхода нуль-органа 1 через элемент ИЛИ 5 на блок управления 3 для формирования импульсов управления. С входами нуль-органов 1 и 2 соединенвыход линейного интегратора 10,При работе устройства начинается одновременное формирование цифровых линейного(на линейном интеграторе 10) и квадратичного (на квадратичном интеграторе 12) кодов.При достижении линейного кода, равного значению кода числа а с выхода нуль-органа 1единичный сигнал через дешифратор 6 и элемент ИЛИ 5 поступает на блок управления 3,при этом происходит сброс линейного интегратора 10 и одновременно формируется счетныйимпульс, по окончании которого на дешифратор 7 от блока управления 3 поступает разрешение на прохождение единичного сигнала свыхода нуль-органа 2. В квадратичном интеграторе 12 при этом сохраняется значениеквадрата первого числа, После поступленияимпульса сброса из блока управления 3 в линейном интеграторе 10 код начинает расти снулевого значения, а в квадратичный интегратор 12 к уже записанному значению квадратапервого числа добавляется значение квадратавторого числа. При сравнении кодов числа аги кода линейного интегратора 10 с выхода дешифратора 7 поступает импульс записи суммы квадратов в блок памяти 4. По окончаниизаписи происходит сброс интеграторов 10 и12. Одновременно с импульсом сброса интеграторов 10 и 12 блок управления 3 формирует сигнал, разрешающий работу дополнительного дешифратора 9, После сброса вновь начинается формирование разверток. Происходит сравнение кода квадратичного интегратора 12 и кода, записанного в блоке памяти 4.В момент сравнения с выхода дополнительного цифрового нуль-органа 8 поступает единичный импульс через дополнительный дешифратор 9 на установочные входы регистра блока памяти 4, Этим импульсом осуществляется запись среднеквадратического значения из линейного интегратора 10 в отдельный регистр блока памяти 4. После записи конечной величины осуществляется сброс интеграторов, и схема переводится в первоначальное состояние.Формула изобретенияУстройство для определения среднеквадратичного значения, содержащее и нуль-органов, выход каждого из которых через соответствующий дешифратор подключен к входу элемента ИЛИ, блок управления, первый выход которого соединен с управляющими входами дешифраторов, линейный и квадратичный интеграторы, входы которых подключены к выходу цифрового генератора, причем управляющие входы интеграторов соединены со вторым выходом блока управления, первый выход линейного интегратора соединен с входами и нуль-органов, а вторые выходы линейного и квадратичного интеграторов подключены к соответствующим входам блока памяти, выход элемента ИЛИ подключен к одному из входов блока управления, другой вход блока управления соединен с выходом п-го дешифратора и с первым управляющим входом блока памяти, отличающееся тем, что, с целью повышения точности и надежности работы устройства, в него дополнительно введены (и+1) -й нуль-орган и подключенный к его выходу (и+1) -й дешифратор, управляющий вход которого соединен с первым выходом блока управления, выход (а+1)-го дешифратора подключен к входу элемента ИЛИ и к второму управляющему входу блока памяти, первый вход (и+1)-го нуль-органа подключен к первому выходу квадратичного интегратора, а второй вход - к выходу блока памяти.Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство СССР213411, М. Кл 6 061. 7/38, 1966.2, Авторское свидетельство СССР432493, М. Кл6 06 Г 7/38, 1972,542997 Составитель Г. ОсиповТехред Е, Петрова Корректор Т. Добровольская Редактор Л. Тюрина Типография, пр. Сапунова, 2 Заказ 101/3 Изд.102 Тираж 899 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж.35, Раушская наб., д. 4/5