Запоминающая матрица

Союз Советских Социалистических Республик(61) Дополнительное к авт. саид-ву(22) Заявлено 25,03,75 (21) 2116915/24 М, Кл,- б С 11/00 с присоединением заявки осударстаенный иомитеСоаета Министров СССРпо делам изобретенийи открытий 3) Приоритет -Бюллетень3(008,8) 5) Дата опубликовани исания 21,02. 77(72) Авторы изобретения Е. П. Балашов, М, С. Куприянов и Г. А, Петров Ленинградский ордена Ленина электротехнический институт им. В, И. Ульянова (Ленина) явител(54) ЗАПОМИНАИШАЯ МАТРИЦА Изобретение относлительной техники и м тся к области ожет быть исп тройств хране вычисльзо 20 Недостатком такой ая надежность. Цель иэзбретения -матрицы ЗУ,ы является низовышение н ности25 вано при построении ус ния дискретной информацич,Известны матрицы запоминающих устройств (ЗУ), содержащие элементы памяти.объединенные по строкам и столбцам, и логические элементы,Известна матрица ЗУ содержащая числовые линейки состоящие из элементов памяти, разрядные и адресные шины 13, Недостатком такой матрицы является низкая помехоустойчивость.Наиболее близкой по технической сущности к данному изобретению является матрица 15ЗУ, содержащая числовые линейки, состоящие из элементов памяти, соединенных садресной шиной, и основных логических элементов И, подключенных к шине считыванипостоянной информации, и разрядные шины2,Это достигается тем, что матрица содер жит в каждой числовой линейке дополнительные логические элементы И, каждый из кото. рых подключен к выходу соответствующего элемента памяти, разрядной шине и шине считывания оперативной информации, а основные логические элементы И подключены к соответствующим адресной и разрядной ши. нам.На чертеже изображена блок-схема предлагаемой матрицы.Матрица содержит в каждой числовой линейке элементы памяти 1, соединенные с адресной шиной 2, разрядные шины 3 и 4, дополнительные логические элементы И 5, каждый из которых подключен к соответствующей разрядной шине, а также к шине считывания оперативйой информации 6 и к выходу элемента памяти 1; к разрядимшинам 3 и 4 подключены также выходы основных логических элементов И 7, один из входов каждоГо из которых подключен к адресной шине 2 данной числовой линейки, а второйк шине считывания постоянной информацииЕсли в данном разряде хранится "0" постоянного числа, то к логическому элементу И 7 подключена, например, разрядная шина 3, если "1; - то разрядная шина 4.При записи информации в матрицу подаются сигналы на одну из адресных шин 2, разрядные шины 3 и 4 и шину считывания оперативной информации 6. Если в данный разряд записывается единица, то сигнал поступает по разрядной шине 4 через логичес кий элемент И 5 в элемент памяти 1. При этом элемент памяти был в единичном сос)тоянии, то изменение его состояниянепроисходит, Если элемент памяти был в нулевом состоянии, происходит изменение его состо яния на противоположное.При записи нуля в данный разряд сигнал подается на разрядную шину 3, в остальном процесс записи "Оф аналогичен процессу записи ф 1 ф. 20Для считывания оперативной информации сигналы подаются на одну из адресных шин 2 и шину считывания оперативной информации 6.Если элемент памяти хранил "1", то 26 открывается логический элемент И 5 и появляется информация на разрядной шине 4, если элемент памяти хранил "Оф, то открывается другой логический элемент И 5 и информация появляется на разрядной шине 3, ЗОПри считывании постоянной информации сигналы подаются на одну из адресных шин 2 и шину считывания постоянной информации 8. Если в данном разряде хранится "0" постоянного числа, то открывается логичес-Зб кий элемент И 7 и информация появляется на разрядной шине 4. Из рассмотрения режимов работы матрицы следует, что логические элементы И 5 работают в режиме двусторонней проводимости. В качестве такого логического элемента может служить, например, МОП-транзистор, у которого исток исток взаимозаменяемы.Анализ режимов работы матрицы показывает, что сигнал считывания постоянной информации не влияет на состояние элементов памяти и поэтому к его форме и величине не предъявляются жесткие требования,Формула изобретенияЗапоминающая матрица, содержащая числовые линейки, состоящие из элементовпамяти, соединенных с адресной шиной, иосновных логических элементов И, подключенных к шине считывания постоянной информации, и разрядные шины, о т и и ч а ющ а я с я тем, что, с целью повышениянадежности матрицы, она содержит в каждойчисловой линейке дополнительные логическиеэлементы И, каждый из которых подключенк выходу соответствующего элемента памяти, разрядной шине и шине считывания оперативной информации, а основные логическиеэлементы И подключены к соответствующимадресной и разрядной шинам.Источники информации, принятые во внимание при экспертизе:Составитель Ю. РозентальРедактор Н. Камекокая Техред И. Ковач Корректор И. Гок аказ 5088/58 ПНИИПИ Госу аисное СССР 5 лиал ППП "Патент"г. Ужгород, ул. Проектная, 4 1 Тираж 723 дарственного комитетапо делам изобретений Москва, Ж, Раушская вета Министроткрытийбд, 4/5