Быстродействующий компаратор

ОП ИСАНИЕ ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик) Заявлено 22.1 ием заявкис присое Государстоеиеаа кометет Совета Мвоотроо СССР ео делам изобретеее и открытей(71) Заявитель 54) БЫСТРОДЕЙСТВУЮШИЙ КОМПАРАТОР Изобретение относится к импульсной технике и может использоваться в аналоговых вычислительных машинах, системах ут- равления и радиоизмерительной аппаратуре,Один из известных компараторов содер жит дифференциальные усилители (ДУ), стабилизированный источник постоянного тока (СИПТ) и триггер-защелку Я, Однако этот компаратор имеет не,цостаточное быстродействие, потому что его транзисторы работают в режиме насыщения.Наиболее близким к изобретению техническим решением является быстродействующий компаратор, содержащий два ДУ и Сипт 2 Д, 1Недостаточные быстродействие и чувствительность этого компаратсра обьясняют ся последовательной обработкой входной информации в каждом ДУ, низким входным сопротивлением, требующим больших входых 70 токов для получения высокого быстродействия.Целью изобретения является повышение быстродействия и чувствительности компара 25 Для этого входной дифференциальный каскац выполнен на двух,цвухэмиттерных транзисторах, первые эмиттеры которых объеди-. нены и образуют первый ДУ, вторые эмиттеры двухэмиттерных транзисторов подклкяены к каскацу ускорения, выполненному на трех транзисторах с объединенными эмиттерами и подключенному к СИПТ, причем первые эмиттеры двухэмиттерных транзисторов соединены с коллектором оцного из транзисторов каскаца ускорения, база которого подключена к второму эмиттеру первого двухэмиттерного транзистора, а второй эмиттер второго двухэмиттерного транзистора подключен к обьединенным базам двух других транзисторов каскада ускорения, один из коллекторов которых подключен к первым эмиттерам двухэмит- терных транзисторов, а другой из коллекто ров подключен к эмиттерам второго ДУ.На чертеже приведена принципиальная электрическая схема компаратора,Быстродействующий компаратор содержит входной дифференциальный каскад на двухэмиттерных транзисторах 1 и 2, первыеэмиттеры которых обье,цинены и образуют первый ДУ, а вторые эмиттеры подключены к входам каскада ускорения, на транзисторах 3-5 с обьединенными эмиттерами, подключенными к выходу первого 5 СИПТ, построенного на транзисторах 6 и 7 и резисторах 8, 9, причем второй эмиттер транзистора 1 поцключен к базе транзистора 5, коллектор которого подключен к обьединенным эмиттерам транзисто ров 1 и 2, а второй эмиттер транзистора 2 подключен к обьециненным базам транзисторов 3 и 4. Коллектор транзистора 4 подключен к обьециненным эмиттерам тран зисторов 1 и 2, а коллектор транзистора 15 3 через резистор 10 подключен к обьециненным эмиттерам транзисторов 11 и 12,. образующих второй ДУ. В коллекторных цепях транзисторов 11 и 12 соответст- венно включены нагруэочные резисторы 20 13, 14 и 1 5, а в цепях коллекторов транзисторов 1 и 2 - резисторы 16 и 17, Коллекторы транзисторов 1 и 2 подключены к базам соответственно транзисторов 11 и 12 и образуют второй дифференциальный усили тельный каскад, причем коллектор транзи стора 12 подключен к базе транзистора 18, коллектор которого соединен с положительной шиной питания, а эмиттер - с резисторами 16 и 17. Коллектор транзи- З стора 11 подключен к базе транзистора 19, кол. лектор которого соединен с положительной шиной питания, г эмиттер-через стабилитрон 20 с коллектором транзистора 21, база которого заземлена, а эмиттер соединен с резистором 8. Эмиттеры транзисторов 11 и 12 соединены с коллектором транзистора 22, база которого подключена к коллектору транзистора 3, а эмиттер - через стабилитрон 23 к эмиттеру транзи 40 стора 21, К базам транзисторов 4 и 5 подключены коллекторные выхоцы второго и третьего управляемых СИПТ на транзисторах 24 и 25, базы которых объединеныи подключены к базе транзистора 6, а эмиттеры через резисторы 26 и 27 сое,цинены с отрицательной шиной питания. Межцу резисторами 13 и 15 включен диод 28.При подаче на базы транзисторов 1 и 2 равных напряжений на выхоце устройства - коллекторе транзистора 21 -устанавливается выходное напряжение, превышающее порог срабатывания подключенной к нему логической схемы.Поступление на входы транзисторов 1 и 2 ,цифференциального сигнала приводит к оцнозначному переходу выхоцного напряжения в уровни, соответствующие логическому "О" или "1. Ток в первом ДУ равен сумме коллекторных токов транзисторов 4 и 5, таккак токи через транзисторы 24 и 25сравнительно малы. Ток во втором ДУравен сумме коллекторных токов транзисторов 3 и 22. Причем сумма коллекторных токов транзисторов 3-5 постоянна иопределяется током транзистора 6. Всетранзисторы компаратора работают в активном режиме,При подаче отрицательного сигнала набазу транзистора 1 при заземленной базетранзистора 2 напряжение на входе второгоДУ в первый момент достигает большойвеличины и на выходе компаратора устанавливается "О. Транзистор 11 начинает насыщаться, оцнако практически одновременно начинает запираться транзистор 5, чтоприводит к уменьшению тока через первыйДУ, стремящегося к величине коллекторного тока транзистора 4. Из-за уменьшениятока в первом ДУ уменьшается дифференциальный сигнал на его выходе, а следовательно, и степень насьппения транзистора 11. Благодаря этому в канале усиления компаратора отсутствуют транзисторыв режиме глубокого насыщения при подачеотрицательного сигнала на вход и,цлительность переходного процесса иэ одного логического состояния в другое ограничивается только временем перезаряца паразичных емкостей и на практике не превышает20 нсек,Формула изобретенияБыстродействующий компаратор, содержащий два дифференциальных усилителя и стабилизированный источник постоянного тока, отличающийсятем,что, с целью повышения быстродействия и чувст. вительности, входной дифференциальный каскад выполнен на,цвух двухэмиттерных транзисторах, первые эмиттеры которых обьединены и образуют первый дифференциальный усилитель, вторые эмиттеры двухэмиттерных транзисторов подключенык каскаду ускорения, выполненному на трех транзисторах с обьединенными эмиттерами и подключенному к стабилизированному источнику постоянного тока, причем первые эмиттеры двухэмиттерных транзисторов соединены с коллектором оцного из транзисторов каскада ускорения, база которого подключена ко второму эмиттеру первого двухэмиттерного транзистора, а второй эмиттер второго двухэмиттерного транзистора подключен к обьециненным ба