Устройство для преобразования структуры дискретной информации

О П И С - А- Н И- Е р 11 БИ 71 аИЗОБРЕТЕН ИЯ Союз СоветеваСоцналистичесюаРеспублик4.05,74(21) 2027657/09 и заявкиЗаявлено с присоединен (23) Прнорнтет (43) Опублнко (45) Дата опу ГасударственныйСавата Маккстреааа делам каоаретен аткрмтк ср ано 25.04.76 Бтоллетеяь15 (53) УДК 621.391.274( 088.8)ликования опнсання 15.09. 762) Автор изобретения Кислюк 1) Заявнтель) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ СТРУКТУРЫ ДИСКРЕТНОЙ ИНФОРМАЦИИ яз форм избы инхронитичной 5 для кана ам, имежки сигна О и изобре тения является упрощение чет упрощения коммутации ных цепей регистра памяустройства входных ти.Изобретение относится к электри может быть использовано для трапии скорости модуляции при введенточного кодирования и служебных сзируюших сигналов, в качестве элапамяти в устройствах, предназначенныхвременного уплотнения асинхронныхлов, при дискретном сложении инфорпринимаемой по параллельным каналюшим различные временные задер Известно устройство для преобразовани структуры дискретной информации, содержа щее регистр памяти с коммутатором на вх де и индикатор заполнения памяти,Однако известное устройство имеет сло ную коммутапию входных и выходных пепе регистра памяти,что значительно усложняет устройство в пелом. Для этого введены узел для пиклической перезаписи и элементы буферноч и выравнивающей задержки, при этом выход узла для циклической перезаписи подключен к одному из входов индикатора заполнения памяти через элемент буферной задержки, к другому входу - непосредственно, а выход индикатора заполнения памяти - к разрешающему входу регистра памяти, причем выход регистра памяти подключен к входу элемента выравнивающей задержки непосредственно, а к информапионному входу регистра памяти через коммутатор, причем управляющие сигналы поданы на соответствующие входы узла для циклической перезаписи и элемента буферной задержки,На чертеже приведена структурная электрическая схема устройства.Устройство для преобразования структуры дискретной информапии содержит узел для циклической перезаписи 1, выполненный на элементе ИЛИ 2 и счетчике 3, элемент буферной задержки 4, выполненный на одновибраторе 5, элементе И 6, К 5 триггере 7 и элементе И-ИЛИ 8, иидика511710 3ния памяти 9 ю выполнениэлементе И 10, элементе ИЛИ 11 и счетчике12, коммутатор 13, представааоший собойэлемент И-ИЛИ, регистр памяти 14 и элементвыравнивающей задержки 15, выполненный на33 Ч-триггере 16 и ВЧ грютере 17.Устройство работает следующим обраэом.ВО время циклической перезаписи производится считывание, Считывающий импульс, поступающий на вход 18, с которого Осуществляется управление устройством имеет длительность 7, где- интервал тактовой синхронизации, определяющий дискретное время, в котором работает устройство. Считывающий импульс запускает узел 1, На инверсном выходе нулевого состояния счетчика 3, имеющего емкостьЮ + 1, вырабатывается сигнал интервала перезаписи длительностью ОХ , задержанный на 1 относительно считываю- ШЕГО ИМПУЛЬСа,Сигнал перезаписи через элемент ИЛИ 1 1 поступает на индикатор заполнения памяти 9 для съема с него величины запаса данных В и для уменьшения величины запаса данных на единицу.Так как сигнал перезаписи подан на ьхад разрешения счета счетчика 12, ем - костью П + 1 , то по Окончании сигнала щ перезаписи в счетчике оказывается число ФКроме того, сигнал перезаписи поступает на вход разрешения сдвига регистра памяти 14 и на коммутатор 13 для подключения выхода старшего разряда Ц 1 регистра памяти 14 и к его входу первого разряда. Запас данных хранится в первыхЦ/ ячейках регистра памяти 14. Поэтому с40 задержкой на ( И - И ) Г относительно начала сигнала перезаписи очередной единичный элемент, подлежащий считыванию окажется в старшей ячейке регистра памяти 14,Яа следующем тактовом интервале этот единичный элемент при помощи импульса переполнения, вырабатываемого на выходе счетчика 12 будет записан в ЭЧ -триггер 16. После привязки в 19 -триггере 5 О 17 этот единичный элемент поступает на выход устройства. 3 апись сигнала данных в регистр памяти 14 пРоизводитси вне интеРвала пеРезалиси. Если импульс записи совпадает по времени с интервалом перезаписи, то он запоминается в Я -триггере 7 до Окончания интервала перезаписи, после че- . О считывается с триггера 7 сигналом4длительностью Ч", задержанным благодаря одновибратору 5 относительно начала интервала перезаписи на время 1 Я,Импульс записи осуществляет записьвходного сигнала данных, подаваемых навход 19, в регистр памяти 14 и одновременно увеличивает число в счетчике 12на единицу,Для записи в индикатор заполненияпамяти 9 начального числа служит элемент И 10. Если бы не было элементаИ 10, то при нахождении в счетчике 12во время записи числа Й ов перешелбы в состояние "нуль, а с приходом очередного считывающего импульса - в состояниеП и т. д, Присутствие элемента И 10исключает возможность такого ненорыального режима работы,Если запись в регистр памяти 14 производится во время циклической перезаписи,работа устройства почти не отличается отрассмотренной выше - импульс записи подается вместо считывающего импульса инаоборот, импульс переноса с счетчика 12подается на коммутатор 13 для подсоединения в нужный момент времени входа сигнала данных устройства к регистру памяти14, а разрешение записи в триггер 16 производится сигналом с выхода элемента буферной задержки 4, В этом варианте виндикаторе заполнения памяти 9 оказывается число, равное не запасу данных, а резерву памяти, т. е. количеству незанятыхразрядов регистра памяти 14.Выходные сигналы снимаются с выхода20.Формула изобретенияУстройство для преобразования структуры дискретной информации, содержащее регистр памяти с коммутатором на входе ииндикатор заполнения памяти, о т л и ч аю ш е е с я тем, что, с целью упрощениякоммутации входных и выходных цепей регистра памяти, введены, узел для циклической перезаписи и элементов буферной и выравнивающей задержки, при этом выход узла для циклической перезаписи подключенк одному из входов индикатора заполненияпамяти через элемент буферной задержки,к другому входу - непосредственно, а выходиндикатора заполнении памяти - к разрешающему входу регистра памяти, причем выход ре.истра памяти подключен к входу элемента выравнивающей задержки непосредсивенно, а к информационному входу регистрапамяти через коммутатор, причем управляющие сигналы поданы на соответствующиевходы узла зщ циклической перезаписи иэлемента буферной задержки.