Адаптивное вычислительное устройство с поразрядной обработкой информации

О П ИСАН ИЕИЗОБРЕТЕН ИЯ 1111 15 Союз Советских Социалистических(51) М. К Заявлено 28.06.7 с присоединение заявки М Государственный комитет Совета Министров СССР 23) Приоритетпубликовано 30,07.75, Б 681.322 (088,8) 15 етень2 о делам изобретений и открытийата опубликования описания 09.10.7 72) Авторы изобретения. Нестсрук и В. Л. Потапо Омский политехнический институтой схем к перво.его п сится к области вычисли тивные вычислительные устнные в виде функциональной из многофункциональных 5ой перестройкой логики.устройства не обеспечиваюток, связанных с отказом (наыв или короткое замыл(ание)торых комбинаций нескольиональных модулей функциоой сети,ения - повышение падежройства,я благодаря тому, что в усти схем совпадения с запреателей на три выхода по чисональных модулей в сети.1-го модуля подключен ку входу соответствующего петри выхода, первый выходход ( - 1) -го переключателейующую схему ИЛИ соедиго разряда выходного регистод 1(аждого переключателя - 25входом соответствующей схезапретом, один из входов кон к первому управляющемуа, а второй вход соединен ссоответствующего переклю Изобретение от тельной техники. Известны адап ройства, выполпе устойчивых сете модулей с кодов Однако такие коррекции ошиб пример, типа обр одного или неко ких многофупкц нально устойчив Цель изобрет ности работы уст Это достигаетс ройство введены том и и переключ лу многофункци Выход каждого функциональном реключателя на 1-го и второй вы через соответств иены с входом ра, а третий вых с запрещающим мы совпадения с торой подключе входу устройств первым выходомчателя. Выход кажд ы совпадения с запретом подключен му управляющему входу соответствующ ерет(лючателя и к управляющему выходу устройства, а второй и третий управляющие входы каждого переключателя подсоединены соответственно к второму и третьему управляющим входам устройства.На чертеже показана структурная схема адаптивного вычислительного устройства с поразрядной обработкой информации.Вычислительное устройство выполнено в виде одноранговой многовыходной сети 1 из многофункциональных модулей 2 с кодовой перестройкой логики. Функциональные 3 и управляющие 4 входы каждого модуля 2 соединены параллельно и подключены к клеммам 5 ввода кода операнда и через соединенные параллельно дешифратор 6 кода основной настройки модулей и дешифратор 7 кода резервной настройки модулей - к клеммам 8 ввода кода операции, Управляющие входы дешифраторов 6 и 7 соединены с клеммами 9 и 10 признака работы,Выход 11 каждого т-го многофункционального модуля 2 подключен к входу 12 соответствующего переключателя 13. Первый выход 14 каждого т-го переключателя 13 и второй выход 15 соседнего с ним переключателя через схему ИЛИ 16 соединены с входом -горазряда выходного регистра 17. Третий вы. ход 18 каждого переключателя 13 соединен с запрещающим входом 19 соответствующей схемы 20 совпадения с запретом, вход 21 которой подключен к первому управляющему входу 22 вычислительного устройства, а второй вход 23 - к первому выходу 14 соответствующего переключателя 13. Выход каждой из схем совпадения с запретом подключен к первому управляющему входу 24 переключателя 13 и через общую схему ИЛИ 25 - к управляющему выходу вычислительного устройства. Второи управляющий вход 26 каждого переключателя 13 подключен к второму управляющему входу 27 вычислительного устройства.Адаптивное вычислительное устройство может работать в трех режимах: в режиме отсутствия отказов и в двух режимах адаптации при появлении отказов, Отказ обнаруживается путем тестового контроля.11 еред началом работы по третьему управляющему входу 28 производится начальная установка переключателей 13 в положение коммутации выходов 14. В режиме отсутствия отказов работа адаптивного вычислительного устройства происходит в один цикл. Ы первом такте с клемм 8 производится ввод кода операции в дешифраторы 6 и 7. Во втором такте сигналом, подаваемым на клемму 9 признака работы, осуществляется опрос дешифратора 6 кода основной настройки модулей. Сигналы с выходов дешифратора 6 поступают на управляющие входы 4 модулей 2 для реализации определенной функции в соответствии с введенным кодом операции. В этом же такте на функциональные входы 3 модулей 2 с клемм 5 вводится код операнда. В третьем такте сигналы с выходов 11 многофункциональных модулей 2 поступают на входы 12 соответствующих переключателей 13, с выходов 14 которых результат операции через схемы ИЛИ 16 заносится в соответствую. щие разряды выходного регистра 17 и поступает на входы 23 схем 20 совпадения с запретом, В связи с тем, что в этом режиме входы 21 схем 20 совпадения обесточены, сигналы на выходах этих схем совпадения соответствуют. На этом цикл работы устройства в режиме отсутствия отказов заканчивается,При проведении тестового контроля работа устройства протекает аналогично, но дополнительно в третьем такте по первому управляющему входу 22 на входы 21 схем 20 совпадения поступает сигнал признака контроля. При наличии отказа на выходе какого-либо из модулей 2 в течение тестовой проверки выходной сигнал отказавшего модуля 2 совпадает с сигналом признака контроля и запо минается соответствующей схемой 20 совпадения.В первом такте следующего цикла производится опрос схем 20 совпадения, При этом на выходе схемы совпадения, в которой был зафиксирован отказ, появляется сигнал, ко 510 15 20 5 30 35 40 45 50 55 60 65 торый поступает на управляющий вход 24 соответствующего переключателя 13 и переводитего в положение коммутации выхода 18. Этотже сигнал через схему ИЛИ 25 подаетсяна управляющий выход устройства. Появлениеэтого сигнала на управляющем выходе устройства указывает на необходимость повторного тестового контроля с целью локализацииместа отказа.Перед началом повторного тестового контроля по третьему управляющему входу 28устройства подается сигнал, устанавливающий все переключатели 13 в положение коммутации выходов 14, При повторном тестовом контроле вместо основного дешифратора6 подключается резервный дешифратор 7 сигналом, подаваемым на управляющий вход 10,Если при повторном тестовом контролесигнал на управляющем выходе устройстваотсутствует, то считается, что отказ произошел в дешифраторе 6, и устройство начинаетфункционировать в первом режиме адаптации. 11 ри этом по второму управляющему входу 27 на управляющие входы 26 переключателей 13 поступает сигнал, устанавливающийпереключатели 13 в положение коммутациивыходов 15, вследствие чего выходной сигнал-го модуля 2 с выхода 15 через схему ИЛИ16 поступает в соседний разряд выходного регистра 17. Настройка модулей 2 в первом режиме адаптации осуществляется дешифратором кода резервной настройки, При этомкаждый -й модуль 2 настраивается на реа.лизацию той функции, на реализацию кото.рой настраивался соседний модуль в режимеотсутствия отказов, вследствие чего результатна выходном регистре 17 оказывается несмещенным,Если в результате повторного тестовогоконтроля на управляющем выходе устройствапоявляется сигнал, то считается, что отказпроизошел в соответствующем модуле 2. Приэтом устройство начинает функционироватьво втором режиме адаптации.Во втором режиме адаптации сигнал навыходе схемы совпадения, возникший при повторном тестовом контроле, поступает на управляющий вход 24 переключателя 13 и переводит его в положение коммутации выхода18, причем сигнал с выхода отказавшего модуля 2 через переключатель 13 поступает назапрещающий вход 19 соответствующей схемы 20 совпадения, препятствуя ее срабатыванию при последующем тестовом контроле.Далее работа устройства осуществляется вдва цикла.В первом цикле происходит настройка модулей 2 с помощью основного дешифратора 6. Сигнал на управляющем входе 27 отсутствует, вследствие чего все переключатели 13, за исключением отказавшего, переводятся в положение коммутации выхода 14, ивыходные сигналы исправных модулей 2 заносятся в соответствующие разряды выходногорегистра 17.Во втором цикле осуществляется настройка модулей 2 с помощью резервного дешифратора 7. При этом на управляющй вход 27 подается сигнал, устанавливающий все переключатели 13, за исключением отказавшего, в положение коммутации выходов 15. При такой настройке функцию отказавшего модуля реализуе г соседний модуль.После двух циклов работы ио втором режиме адаптации в выходном регистре 17 формируется пенс саженный результат операции, выполняемои адаптивнымройством. Предмет изобретенияАдаптивное вычислительное устройство с поразрядпсй обработкой информации, выполненное в виде одноранговой многовыходной сети из многофункциональных модулей с кодовой перестройкой логики, функциональные и упрагляющце входы каждого из которых обьединсны и подключены соответственно к клеммам ввода кода операнда и через основной и резервный дешифраторы кода настройки модулеи к клеммам ввод кода операции, отличающееся тем, что, с целью повышения надежности работы устройства, в состав устройства введены и схем совпадения с за претом и и переключателей, причем выходкаждого -го модуля подключен к входу соответствующего переключателя, первый выход каждого яо и второй выход ( - 1)-го переключателей через соответствующую схему 10 ИЛИ соединены с входом -го разряда выходного регистра, а третий выход каждого переключателя соединен с запрещающим входом соответствующей схемы совпадения с запретом, первый вход которой подключен к 15 первому управляющему входу устройства, авторой вход соединен с первым выходом соответствующего переключателя, выход каждой схемы совпадения с запретом подключен к первому управляющему входу соответст вующего переключателя и через общую схему ИЛИ к управляющему выходу устройства, второй и третий управляющие входы каждого переключателя подсоединены соответственно к второму и третьему управляю щим входом устройства.