Устройство для обработки и контроля данных

Союз Соеетсеи Феиииниотичееиих Республик(51) М. Кл. б 061 11/00 Государственный комитет Совета Министров СССР по дедам изобретенийи открытий(72) Авторы изобретения Б. В. Городецкий, А. И. Плющев, А. П, Самойленко и В. И, финаев Таганрогский радиотехнический институт(54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ И КОНТРОЛЯ ДАННЫХИзобретение относится к области вычислительной техники и телемеханики, а также к области контроля функционирования устройства для обработки данных.Известно устройство для обработки и контроля данных, содержащее процессоры, первые входы которых соответственно соединены через первые и вторые ключи с соответствующими шинами ввода информации. Выходы процессоров через третьи ключи соответственно соединены со входами регистров сдвига, через четвертые ключи соответственно - с первыми входами компараторов, а также через пятые ключи соответственно - со вторыми входами компараторов. Выходы регистров сдвига подключены через шестые ключи ко вторым входам соответствующих процессоров, а также через седьмые ключи - ко вторым входам соответственно предыдущих процессоров. Входы первых, третьих, пятых, шестых и седьмых ключей нечетных процессоров и входы вторых и четвертых ключей четных процессоров подключены к первой управляющей шине. Входы вторых, пятых, шестых, третьих и седьмых ключей четных процессоров и входы вторых и четвертых ключей нечетных процессоров подключены ко второй управляющей шине. Известное устройство содержит также индикатор и триггеры.К недостатку известного устройства следует отнести излишние аппаратурные затраты при реализации контроля функционирования устройства для обработки информации.Цель предлагаемого изобретения заключа ется в упрощении устройства.Цель достигается тем, что в устройство введены элементы ИЛИ, а триггеры выполнены с тремя устройчивыми состояниями. Выходы компараторов соединены с первыми вхо дами соответствующих схем элементовИЛИ, а также соответственно со вторыми входами последующих элементов ИЛИ, выходы которых подключены к единичным входам соответствующих триггеров, входы уста нонки О которых соединены с тактовой шиной. Двоичные выходы триггеров соединены с соответствующими входами индикатора.На чертеже представлена схема устройства.20 Предлагаемое устройство содержит процессоры 1 - 1, ключи 2, - 2 п, входы 31 - Зввода информации, ключи 4, - 4 и 5, - 5 регистры 6, - 6 сдвига, ключи 71 - 7, компараторы 81 - 8, ключи 91 - 9 п, 101 - 10 п и 11 - 25 11, управляющие шины 12 и 13, элементыИЛИ 141 - 14, триггеры 151 - 15, тактовую шину 16 и индикатор 17.Устройство работает следующим образом.Управление работой устройством для обра ботки данных осуществляется подачей управ5 10 15 ляющих импульсов 1 и , соответственно, на шины 12 и 1 д,Ьо время действия первого управляющего импульсавходные данные, соответственно, подаются через ключи 22 З, 2 1 на входы только нечетных процессоров первой группы, а также - в определенные четные процессоры второй группы посредством ключеи ч, 44 4 т. е, входные данные, предназначенные для процессора подаются также и на вход процессора , данные, поданные на вход процессора , подаются также и на вход процессора 11+1 ( с = 15,., й - 1) и т. д.0 течение действия второго управляющего импульса , входные данные подаются соответственно через ключи 224,., 2 п на входы только четных процессоров 1 второй группы, а также - в соответствующие нечетные процессоры посредством ключей 4, 4., 4 ьРегистры о, - 6 состоят из подрегистров, количество которых определяется фазностью регистров, например восемь подрегистров. Коммутация подрегистров нечетных регистров оь Оз,., М 1 со входами и выходами соответствующих процессоров 1 ь 1 З,., Ь, производится последовательностью импульсов равной длительности (г/8), общая длительность которой равна 1. Каждыи подрегистр на соответствующем такте (1, 3, о 15) осуществляет вместе с соответствующим процессором обраоотку информации и контроль функционирования его на каждом из тактовуправляющего импульса г Выходные данные соседних процессоров попарно (1 и 2, 2 и 8 , и и 1) подаются на входы соответствующих компараторов 81 - 8, которые выдают единичный сигнал в случае, когда результаты, полученные на выходах этих процессоров, обраоатывающих одну и ту же информацию, не совпа. дают, Компараторы реализуют логическую функцию 11 сключающее ИЛИ. Коммутация подрегистров четных регистров 6, 64 6 со входами и выходами соответствующих процессоров 114 " 1 производится последовательностью импульсов равной длительности (/8), общая длительность которой составляет 1. Каждый подрегистр на соответствующем такте (2, 4, ,16) осуществляет как обработку информации, так и контроль функционирования соответствующего четного процессора.При отказе (ошибке) одного и более процессоров, например процессора 1, появляются на выходах соответствующих пар компараторов единичные сигналы, например на 20 25 30 35 40 45 50 55 4паре компараторов 81 и 8 за время действия импульсов 1 и р, Соответствующие троичные триггеры 151 - 15, находящиеся в исходном состоянии 100, фиксируют единичные сигналы, например триггеры 15, и 15 переходят в состояние 010, Но благодаря наличию функциональной связи между выходами компараторов 81 - 8 и входами элементов ИЛИ 141 - 14, триггеры одноименных цепей с отказавшими процессорами фиксируют двоинои сигнал, переходя в состояние 1 О 1, например триггер 15 фиксирует сигнал от компараторов 81 и Ь, Индикатор 1 У, получив единичные сигналы от двоичных выходов триггеров 15 -оопознает неисправный процессор. Предмет изобретения Устройство для обработки и контроля данных, содержащее процессоры, первые входы которых соответственно соединены. через первые и вторые ключи с соответствующими шинами ввода информации, выходы процессоров через третьи ключи соответственно соединены со входами регистров сдвига, через четвертые ключи соответственно - с первыми входами компараторов, а также через пятые ключи соответственно - со вторыми входами компараторов, выходы регистров сдвига подключены через шестые ключи ко вторым входам соответствующих процессоров, а также через седьмые ключи - ко вторым входам соответственно предыдущих процессоров, входы первых, третьих, пятых, шестых и седьмых ключей нечетных процессоров и входы вторых и четвертых ключей четных процессоров подключены к первой управляющей шине, входы вторых, пятых, шестых, третьих и седьмых ключеи четных процессоров и входы вторых и четвертых ключей нечетных процессоров подключены ко второи управляющей шине, а также индикатор и триггеры, о т л и ч аю щ е е с я тем, что, с целью упрощения устройства, в него введены элементы ИЛИ, а триггеры выполнены с тремя устойчивыми состояниями, причем выходы компараторов соединены с первыми входами соответствующих элементов ИЛИ, а также соответственно со вторыми входами последующих элементов ИЛИ, выходы которых подключены к единичным входам соответствующих триггеров, входы установки О которых соединены с тактовой шиной, двоичные выходы триггеров соединены с соответствующими входами индикатор а.Редактор Е. Семанова Типография, пр. Сапунова, 2 Заказ 1340/7 Изд,1251 Тираж 679 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий Москва, Ж.35, Раушская наб., д, 4/5