Фазовый компаратор

НИЕ р 1 434562 Союз СоветскихСоциалистическихРеспублик ИЗОБРЕТЕН ИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(32) Приоритет Государственныи комитет Совета Министров СССР оо делам изобретений и открытий. Широчен аявител АЗОВЫЙ К МПАРАТОР Изобретение лемеханике.Известен фаз триггер, в цепи две импульсно-п ния,носится к автоматике ехарактеризуюазе между сигыр абатывается лов аь а 1 и а 2, ущего исходно- а, при котором аз=О или а 1= характеризуют входе компараоде равны) и ования по фазе и Ь, Ь; состояда сигналы а, а яние А=Й 2=1 , Ь опережают О П Ж"С А(22) Заявлено 29.03.72 (21) Опубликовано 30.06.74. Бюл та опубликования описан вый компаратор, содержащ запуска которого включотенциальные схемы совп Недостаток этого фазового компаратора состоит в его низкой точности.Цель изобретения - повышение точности в 10работе фазового компаратора,Эта цель достигается тем, что он содержитвторой триггер с двумя импульсно-потенциальными схемами совпадения в цепи запуска,причем потенциальные входы обеих схем совпадения подключены параллельно и соответственно к источникам прямого и инверсногосигнала прямоугольной формы одной из сравниваемых частот, их объединенные импульсные входы подключены соответственно к источникам прямого и инверсного сигнала прямоугольной формы другой сравниваемой частоты, а выходы триггеров подключены к двумпоследовательно соединенным основной и дополнительной логическим схемам, 25На фиг. 1 изображена блок-схема предлагаемого фазового компаратора; на фиг. 2 -принципиальная схема фазового компаратора.Схема компаратора работает следующимобразом. 30 На схеме Ь, Ь - прямой и инверсный частотные сигналы, подаваемые параллельно и соответственно на потенциальные входы схем 1, 2 и 3, 4 совпадения; а, а - прямой и инверсный сигналы, подаваемые соответственно на объединенные импульсные входы этих схем; Ыд 2 - выходные сигналы триггеров 5 и б; С - выходной сигнал логической схемы 7; О - выходной сигнал логической схемы 8, т, е. общий выход схемы компаратора. Результирующий сигнал й,щий знак рассогласования по фналами а, а и Ь, Ь на входе, вна основании сравнения сигна4 триггеров, с учетом предыдго состояния схемы компараторэти сигналы совпали, т. е. И,=12 - 1Исходные состояния схемыустанавливающийся режим натора (частоты сигналов на вхразличаются знаком рассогласмежду сигналами на входе а, ание И,=4=0 имеет место, когопережают сигналы Ь, Ь; состоимеет место, когда сигналы Ьсигналы а, а,Схема работает так, что если исходное состояние соответствует д,=4=0, то сйгйалы на выходах логических схем 7 и 8 принимают соответственно значения С= 1; 0==О, а в переходном режиме изменение состояния любого триггера приводит к появлению выходного сигнала схемы компаратора 0=1, который сохраняется вплоть до достижения другого исходного состояния, соответствующего д -- =4=1; С=О; если исходное состояние соответствует д,=4=1, то сигналы на выходе логических схем 7 и 8 принимают значения С=О; 0=1, а в переходном режиме изменение состояния любого триггера приводит к появлению выходного сигнала схемы компаратора 0=0, который сохраняется вплоть до достижения первого исходното состояния д, = =4=-0; С=1.В этом случае компаратор имеет запаздывание, не превышающее длительность полупериода частоты сигнала а, а, что увеличивает его быстродействие и динамическую точность.Работа схемы компаратора по описанному алгоритму обеспечивается включением на выходе его логических схем 7 и 8, реализующих соответственно уравнения: Предмет изобретенияФазовый компаратор, содержащий триггер,в цепь запуска которого включены две импульсно-потенциальные схемы совпадения, о тл и ч а ю щ и й ся тем, что, с целью повышения точности в работе компаратора, он содержит второй трйггер с двумя импульсно-потенциальными схемами совпадения в цепи загс пуска, причем потенциальные входы обеихсхем совпадения подключены йараллельно исоответственно к источникам прямого и инверсного сигнала прямоугольной формы однойиз сравниваемых частот, их объединенные им 5 пульсные входы подключены соответствейнд 1источникам прямого и инверсйого сигйалгапрямоугольной формы другой сравниваемойчастоты, а выходы триггеров подключены кдвум последовательно соединенным основнойи дополнительной логическим схемам, реализующим соответственно уравнения:С =ОС+Э,С+д, ЫО=И, д,+ф, д,+Ы, И)С,25 где С - выход основной логической схемы;с с, - прямые выходы триггеров;4, 4 - йнверсйые выходы триггеров;В - выход дополнительной логическойсхемы, являющийся выходом фазового компаратора.аз 3013/7ЦНИИПИ Г одписно Типография, пр. Сапунова, 2 4 г Изд.1796 ударственного по делам изо осква, К,Тираж 811омитета Совета Министров ССетений и открытийаушская наб., д. 4/5